KR100260363B1 - 반도체 소자의 게이트 전극 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 게이트 전극 및 그 형성방법에 관한 것으로, 보다 자세하게는, 그 하부로부터 산화막, 제1불순물 이온으로 도핑된 버퍼 폴리실리콘막, 및 상기 제1불순물 이온과 전기적으로 반대의 극성을 갖는 제2불순물 이온으로 도핑된 폴리실리콘으로 형성된 것을 특징으로 하는 반도체 소자의 게이트를 구비함으로써, 제2불순물 이온이 게이트의 두께를 따라 균일한 농도로 분포된 반도체 소자의 게이트 전극 및 그 형성방법에 관한 것이다.

Description

반도체 소자의 게이트 전극 및 그 형성방법
본 발명은 반도체 소자의 게이트 전극 및 그 형성방법에 관한 것으로, 특히 P+형 불순물이 게이트의 두께를 따라 균일한 농도로 분포된 반도체 소자의 게이트 전극 및 그 형성방법에 관한 것이다.
종래의 일반적인 경우, 게이트의 불순물 이온주입시, 게이트와 전극물질과의 계면저항(Ohmic Contact)을 감소시키기 위하여, 임플란트 도핑이 사용되고 있다. 아울러, 상기 임플란트 도핑의 불균일한 불순물 이온분포를 보상시켜주기 위해, 열처리 공정이 후속된다.
제1(a)도와 제1(b)도 및 제2(a)도와 제2(b)도는 종래의 일반적인 반도체 소자의 게이트 전극 및 그 형성방법을 설명하기 위한 도면이다.
제1(a)도 및 제1(b)도는 각각 보론과 같은 P+형 불순물 이온을 임플란트 도핑을 시킨 게이트 전극 및 불순물 이온의 농도분포 그래프를 각각 도시한 것이다. 제1(b)도에서, X축은 농도를, Y축은 두께를 나타낸 것이다.
제1(b)도를 참조하면, 임플란트 도핑에 의해 불순물 이온의 농도가 게이트 전극(13)의 두께를 따라 가우시안(Gaussian) 함수적 분포로 형성됨을 알 수 있다. 즉, 임플란트 도핑의 타겟층인 게이트(13)의 수평적 중앙층에는 상대적으로 농도가 높고, 게이트 전극의 상부 및 하부로 갈수록 농도가 줄어들어, 마침내는 게이트 전극(13)의 상·하 계면에 이르면 그 농도가 거의 0에 가까워짐을 알 수 있다.
제2(a)도는 상기 제1(a)도의 게이트 전극(13)을 열처한 후를 도시한 것이고, 제2(b)도는 제2(b)도의 게이트 전극의 불순물 이온 농도분포도를 도시한 것이다.
제1(a)도의 구조물에 열처리 공정을 실시하면, 불순물 이온의 농도가 균일화되며, 또한 제2(a)도에 도시된 바와 같이 이온 침투(Ion Penetration)현상이 발생하여,게이트 절연막(12) 및 웨이퍼(11)에 손상부(100)를 초래한다. 제2(a)도의 구조물의 불순물 이온농도 분포도를 그래프 화하면 제2(b)도와 같다.
즉, 그래프의 피크치가 감소하고, Y축 상·하부의 값이 증가하며, 아울러 Y축상의 게이트 절연막 및 웨이퍼의 영역으로도 그래프가 연장된다.
여기서는 제2(a)도에 도시된 바와 같이, 이온 침투현상의 경우만 도시하고 설명하였으나, 열처리 공정이 부적절한 경우 게이트 전극(13)의 하부에 불순물 이온이 공핍되는 경우도 발생한다.
그러나, 상기와 같은 종래의 일반적인 기술은, 열처리 공정시 보론과 같은 P+형 불순물이온의 급속확산에 의해, 상기한 바와 같이 게이트 절연막 및 웨이퍼에 손상부를 초래할 수 있다. 이것은 누설전류의 발생, 게이트 절연막의 특성저하, 반도체 소자의 오동작 유발, 반도체 소자의 신뢰도 저하등의 악영향을 유발한다.
반대로, 상기와 같은 종래의 일반적인 기술은, 열처리 공정후에도 게이트 전극의 하부에 불순물 이온의 공핍을 초래할 수 있다. 상기 불순물 이온의 공핍부는 그 하부의 산화막과 함께 게이트 절연막으로 작용하여, 게이트 전극의 유전율을 크게 감소시키는 결과를 초래한다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여, P+형 불순물의 임플란트 공정후, 후속되는 열처리 공정에 의한 게이트 절연막 및 웨이퍼에 이온침투가 발생하지 않고, 또한 게이트 전극 하부의 불순물 이온 공핍현상을 예방하는 반도체 소자의 게이트 전극 및 그 형성방법을 제공하는 것을 그 목적으로 한다.
제1(a)도 내지 제1(b)도 및 제2(a)도 내지 제2(b)도는 종래 기술에 따른 반도체 소자의 게이트 전극을 설명하기 위한 도면.
제3(a)도 내지 제3(c)도는 본 발명에 따른 반도체 소자의 게이트 전극을 설명하기 위한 공정도.
제3(d)도 내지 제3(e)도는 본 발명에 따른 반도체 소자의 게이트 전극을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
31 : 웨이퍼 32 : 필드옥사이드
33 : 산화막 34 : 버퍼 폴리실리콘막
35 : 도핑되지 않은 폴리실리콘 35′: 도핑된 폴리실리콘
36 : 스페이서 37 : 소오스/드레인
300 : P+형 불순물 이온
상기와 같은 목적을 달성하기 위해 본 발명은, 웰이 형성되고, 필드옥사이드가 형성된 웨이퍼를 제공하는 단계; 및 상기 웨이퍼의 소정영역에 산화막, 제1불순물 이온으로 도핑된 버퍼 폴리실리콘막, 및 상기 제1불순물 이온과 전기적으로 반대의 극성을 갖는 제2불순물 이온으로 도핑된 폴리실리콘을 순차 적층하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법을 제공한다.
본 발명에 따르면, P+형 불순물이 게이트 전극의 두께를 따라 균일한 농도로 분포되고, 게이트 전극 하부의 불순물 이온 공핍을 예방하며, 이온 침투(Ion Penetration)에 의한 게이트 절연막 및 웨이퍼의 손상이 없는 반도체 소자의 게이트 전극 및 그 형성방법을 제공한다.
[실시예]
이하, 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
제3(a)도 내지 제3(c)도는 본 실시예를 설명하기 위한 공정도이고, 제3(d)도는 본 실시예의 불순물이온 농도분포 그래프이다.
제3(a)도를 참조하면, 본 실시예에서는 우선 웨이퍼(31)에 통상적인 방법으로 N 웰이 형성되고, 소자분리막인 필드옥사이드(32)가 형성되며, 그 위에 산화막(33), N+이온이 도핑된 버퍼 폴리실리콘막(34)이 순차 적층된다.
상기 버퍼 폴리실리콘막(34)의 두께는 본 실시예에 의한 PMOS 트랜지스터의 문턱 전압치를 감안하여 결정한다.
다음으로 제3(b)도에 도시된 바와 같이, 도핑되지 않은 게이트 전극 물질(35)을 제3(a)도의 구조물위에 도포한다. 도시되지는 않았지만, 상기 게이트 전극 물질(35)을 도포하기 전에 통상적인 방법으로 버퍼 폴리실리콘막(34)상의 산화물등과 같은 이물질을 제거한다.
그후, 도시된 바와 같이 임플란트 공정으로 P+형 불순물 이온을 제3(b)도의 구조물에 주입한후, 도시되지는 않았지만 열처리 공정을 실시한다.
제3(c)도에서 35'는 P형 불순물이 도핑된 게이트 폴리실리콘을 나타낸다.
그후, 제3(c)도에 도시된 바와 같이 게이트를 패터닝한후, 스페이서(36)를 형성하고, 소오스/드레인을 형성한다.
이상에서와 같이, 본 발명에 의한 반도체 소자의 게이트 전극은 게이트 전극에 주입되는 불순물 이온과 전기적으로 반대의 극성을 갖는 불순물 이온으로 도핑된 버퍼 폴리실리콘막을 구비함으로써, 게이트 전극에 주입되는 불순물 이온의 균일하게 확산되도록 하여 게이트 절연막 및 웨이퍼로의 이온침투를 예방한다.
이는 게이트 절연막의 특성저하 및 누설전류를 배제함으로써, 반도체 소자의 신뢰도를 향상시키는 효과를 갖는다.
또한, 상기한 바와 같이 불순물 이온이 균일하게 확산되도록 함으로써, 게이트 전극의 소정 부분에 불순물 이온이 공핍되는 것을 예방한다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (3)

  1. 웰이 형성되고, 필드옥사이드가 형성된 웨이퍼를 제공하는 단계; 상기 웨이퍼의 소정영역에 산화막, 제1불순물 이온으로 도핑된 버퍼 폴리실리콘막, 및 상기 제1불순물 이온과 전기적으로 반대의 극성을 갖는 제2불순물 이온으로 도핑된 폴리실리콘을 순차 적층하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  2. 제1항에 있어서, 상기 게이트를 형성하는 단계는, 상기 웨이퍼에 산화막을 도포하는 공정; 상기 산화막에 제1불순물 이온으로 도핑된 소정두께의 버퍼 폴리실리콘막을 도포하는 공정; 상기 버퍼 폴리실리콘막에 도핑되지 않은 폴리실리콘을 도포하는 공정; 상기 도핑되지 않은 폴리실리콘에 제2불순물 이온을 주입하는 공정; 상기 웨이퍼에 열처리를 실시하는 공정; 및 상기 웨이퍼에 게이트 패터닝을 실시하여 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1불순물 이온은 N+형 불순물 이온이고, 상기 제2불순물 이온은 P+형 불순물 이온인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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