KR20000069811A - 임계전압을 승압하는 웰 부스팅 - Google Patents

임계전압을 승압하는 웰 부스팅 Download PDF

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톰슨스콧이.
팍칸폴에이.
가니타히르
스테틀러마크
아메드샤리아에스.
보어마크티.
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피터 엔. 데트킨
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Abstract

특히 짧은 채널 디바이스(0.25 미크론 이하)에서, 전통적인 헤일로 주입보다 더 좋은 특성을 제공하는 진보된 웰 부스팅 주입(25). 요컨데, 임계 크기보다 작은 게이트 길이를 가지는 디바이스의 채널 중심에서 더 높은 농도를 가지는 주입이 전체적인 채널에 걸쳐서 분포한다. 이것은, 전통적인 헤일로 주입과 비교할 때에, 매우 큰 경사각(예를 들면 30-50°)으로, 상대적으로 가벼운 도펀트 종을 사용하고 상대적으로 높은 에너지를 사용함으로써 행해진다.

Description

임계전압을 승압하는 웰 부스팅{WELL BOOSTING THRESHOLD VOLTAGE ROLLUP}
쇼트 채널 효과의 제어하기 위해 및 다른 특성을 변화시키기 위해 MOS 트랜지스터의 채널 영역을 주입하는데 다양한 기술이 사용되어 왔다. 일반적으로 사용되는 기술로는 소위 "헤일로" 주입라고 불리는 것이 있으며, 소스영역 및 드레인 영역으로 사용되는 전도도 타입 맞은 편에 인접하여 이온이 주입된다. 장벽을 낮추게 하는 드레인에 더 높은 저항을 포함하여 더 높은 펀치스루 저항을 높게 도핑된 영역이 제공한다.
종래 기술에서, 게이트가 형성된 후 종종 헤일로 영역을 위한 도펀트가 기울어진 웨이퍼에 주입된다. 이것이 Hori와 Kurimoto에 의해 쓰여진 "A New Half-Micron p-Channel LATIPS(LArge-Tilt-Angle-Implanted-Punchthrough )"의 394쪽에서 시작되는 IEDM88에 도시되어 있다.
설명된 제 2 전도도 타입의 기판 영역 안에 형성된 제 1 전도도 타입의 게이트와 소스와 드레인 영역을 갖는 MOS 디바이스의 제조에 사용되는 진보된 공정이 설명되어 있다. 게이트 길이가 감소함에 따라, 소소와 드레인 영역사이 중간 영역에 제 2 전도도 타입 도펀트 농도를 증가시키기 위해 제 2 전도도 타입의 도펀트가 기판에 주입된다. 주어진 임계크기에서, 디바이스가 임계 크기보다 작은 게이트 길이를 갖도록 하게 하는 게이트 길이 변화량이 있기 때문에 특히 유용하다. 이들 디바이스는 더 높은 도펀트 농도를 갖고 결과적으로 펀치 스루 특성이 진보된다.
본 발명은 금속-산화물-반도체(MOS) 전계 효과 트랜지스터에 관한 것이다.
도 1은 소스와 드레인 영역 부근에 헤일로 주입을 설명하는 n 채널 MOS 트랜지스터 종래 기술의 정단면도,
도 2는 본 발명에 의해 만들어진 n 채널 트랜지스터의 정단면도,
도 3은 본 발명의 웰 부스팅을 얻기 위해 사용된 공정단계를 도시하는 정단면도,
도 4는 종래 기술의 헤일로 헤일로 주입, 종래 기술의 헤일로가 아닌 디바이스, 및 본 발명의 웰 부스팅 채널의 임계 전압 대 게이트 길이의 관계를 도시하는 그래프,
도 5는 본 본 에서 다른 게이트 길이에 트랜지스터의 채널을 위한 도펀트 농도를 도시하는 그래프.
더 짧은 게이트 길이에서 임계 전압을 상승시키는 웰 부스팅을 제공하는 공정이 설명되고 있다. 다음 설명에서, 본 발명의 철저한 이해를 제공하기 위해 세부 농도 레벨, 도펀트 등과 같은 복수의 세부 사항이 설명될 것이다. 본 발명이 이들 세부 사항없이도 실행될 수 있다는 것이 당업자에게는 명백할 것이다. 다른 경우에, 잘 알려진 공정 단계는 본 발명의 모호함을 피하기 위해 설명되지 않았다.
도 1에 의해, p-타입 기판 또는 웰안에 형성된 종래 기술의 MOS 트랜지스터의 정단면도에서, 절연 층(17)에 의해 트랜지스터의 채널 영역으로부터 게이트(10)이 절연된다. 종래 기술에서 알려진 바와 같이, 게이트의 반대편에 형성된 스페이서 (spacers)(11,12)가 소스와 드레인 영역(13,14)의 더 얕은 확장(extension)을 정의하기 위해 사용된다. 예를 들면, 도시된 바와 같이, 도펀트가 박히도록 상대적으로 무거운 p-타입 도펀트를 두개의 다른 각도에서 주입함으로써 소스나 드레인 영역을 도핑하기 전에, 헤일로 영역(15,16)이 이온 주입으로 형성된다. 이것은 초기에 p-타입 도펀트로 도핑에서 뒤를 이어 형성된 소스나 드레인 영역을 영역안에 만든다. 그러나, 헤일로 영역을 남기고 도 1에 도시된 n 채널 디바이스를 형성하기 위하여, n 타입 도펀트로 반대도핑을 함으로써 극복된다. 이러한 적용의 종래 기술 부분에서 설명된 바와 같이, 헤일로 영역(15, 16)이 트랜지스터의 펀치스루 특성을 향상시키기위해 사용된다.
도 2에 본 발명에 의해 제조된 전계 효과 트랜지스터가 도시되어 있다. 보여질 바와 같이, 게이트(20)의 게이트 길이가 대략 0.25 미크론 또는 그보다 작을 경우에, 본 발명의 이점이 가장 잘 실현된다. 도 2의 트랜지스터의 제조에서, 게이트(20)이 절연층(27)에 의해 기판으로부터 절연되어 형성된다. 이를 테면, 게이트가 길이 0.22미크론, 높이 0.25마이크론이 될 수 있고 두께 40Å인 실리콘 이산화물 층에 의해 기판으로부터 절연된다. 다음에 설명될 바와 같이, 본 발명의 웰 부스팅이 지금 형성된다. 다음, 스페이서(21, 22)가 폴리실리콘 게이트(20)의 반대편을 따라 형성된다. 스페이서는 실리콘 산화물과 같은 비전도성 재료로 제조된다. 도 1의 트랜지스터의 경우에서와 같이, 소스와 드레인 영역(23, 24)의 더 얕은 확장을 정의하기 위해 스페이서가 사용된다. 다음 소스와 드레인 영역이 도핑된다. 다음, 잘 알려진 바와 같이, 집적 회로를 완성하기위해 금속층이 형성된다.
도 1의 헤일로 영역 대신에, 도 2의 트랜지스터에서 본 발명에 의해서, 영역(25)가 사용된다. p-타입영역이 도 2의 트랜지스터가 제조되는 기판이나 웰보다 더 높게 도핑된다. 도 1에 도시된 바와 같이, 소스나 드레인 확장 아래 두개의 분리된 헤일로 영역을 갖는 것보다 게이트 산화물(27)아래 위치한 채널의 중심부분안에 도핑되는 것이 어느 정도 목적을 이룰 수 있고 더 바람직하다. 도 2에 영역(26)에 더 높은 밀도의 도펀트가 도시되어 있다. 보여질 바와 같이, 이것은 게이트 길이가 줄어듦에 따라서 발생하고, 특히 임계 크기에서 변화량을 보정하는데 있어 유용하다. 도핑된 영역(25)은 본 발명의 웰 부스팅을 대표하고, 보여질 바와 같이, 본 발명의 다른 이점 중에서, 도 4에 관련되어 설명되어질 더 짧은 채널 길이에서의 임계 전압 롤업을 제공한다.
도 2에 있는 영역(25)의 제조가 도 3에 도시되어 있다. 첫째, 영역(25) 형성이전에, 실리콘 이산화물 층(27)과 같은 게이트 절연층이 기판위에 형성된다. 다음, 일반적으로, 폴리크리스탈 실리콘(폴리실리콘)으로 제조된 게이트가 절연층 (27) 위에 형성된다. 게이트(20)이 마스킹에 의해 제조된 다음, 폴리실리콘 층을 에칭한다. 개구(34)를 정의하기 위해 포토레지스트 층(33)이 노광되고 현상되고, 본 발명의 웰 부스팅 주입 및 소스나 드레인 영역의 확장을 형성하는데 사용되는 개구를 위한 것이다.
본 발명을 위하여, 개구(34)를 형성한 후, 게이트(20)이 제조되는 기판이 트랜지스터가 제조되는 영역과 동일한 전도도 타입을 갖는 이온 종의 이온 주입을 받는다. 이 영역은 일반적으로 CMOS 공정으로 벌크 기판내에 형성된 도핑된 웰이다. n 채널 트랜지스터를 위하여, p 타입 도펀트가 p 웰(30)으로 주입된다. 법선에 대하여 매우 높은 경사각에서 이 주입이 일어나고 상대적으로 높은 에너지에서 주입된 가벼운 도펀트 종을 사용하는 것이 바람직하다. 이것은 도펀트가 게이트 바로 밑에나 채널의 중심영역으로 나아가 박히기 위해 행해진다.
본 발명에서, 도펀트는 30°이상의 각으로 주입되며, 일반적으로, 30°에서 60°사이이다. 각(37)에서 첫번째로 주입된 도펀트가 도 3에 설명되고 주입된 도펀트의 궤도가 평행선(36)에 의해 도시된다. 다음, 각이 바뀌어 도펀트가 각(38)에서 주입된다. 도펀트의 궤도는 평행선(35)에 의해 설명된다. 두 각 모두 대략 35°또는 그 보다 크다. 일반적으로 트랜지스터는 수직선을 따라 제조되기 때문에 도 3의 각(37,38)과 같이 대략 30°이상의 경사각에서 일어나는 각각의 주입물에 대하여 서로로부터 각각 90°로 4개의 주입물이 사용된다.
붕소를 주입하는 일반적인 적용에서, 각 주입물에 대해 대략 30°로 경사진 기판에 대하여 서로에 대해 각각 90°로 B11가 4 개의 서로 다른 주입물로 주입된다. 10-20KEV의 에너지 레벨에서 4 개의 주입물의 전체 조사량 2×1013이 사용된다. 이러한 도펀트는, 소스나 드레인 영역의 도핑 다음에 일어나는 빠른 열 어닐링(예를 들면 10초동안 900내지 1100℃까지)에 의해 드라이브(drive)된다.
이러한 웰 부스팅 주입에 이어서, 트랜지스터의 소스나 드레인 영역이 표준 방식에서 형성된다. 이를 테면, 소스나 드레인 영역에 확장을 정의하기 위해 n-타입 도펀트의 얇은 주입이 일어난다. 다음 소스나 드레인 영역의 주요 부분을 정의하기 위해, n-타입 도펀트의 드라이브 및 주입으로 스페이서가 제조된다. 대안적으로, 스페이스 부분을 형성하는 도핑된 유리층으로 소스나 드레인 영역의 확장이 확산될 수도 있다. 도시가 생략되었지만, p 채널 트랜지스터의 제조에서 비소 또는 인과 같은 n-타입 도펀트가 사용되고, 채널 영역의 중심 부분에서 도펀트 농도가 더 크게 하기 위해 매우 큰 경사각에서 상대적으로 높은 에너지로 주입된다.
다음 도 4에 의해, 3 공정에 대하여 임계 전압(세로좌표) 대 채널 길이(횡좌표)에 관한 그래프가 설명된다. 첫째, 점선(42)은 헤일로가 아닌 주입이 사용될때의 트랜지스터 특성을 설명한다. 곡선(43)은 도 1에 도시된 바와 같이, 헤일로 주입이 사용될때의 특성을 설명한다. 볼 수 있는 바와 같이, 게이트 길이가 감소함에 따라, 표준 헤일로 주입과 헤일로가 아닌 제조 모두가 임계 전압에서 예리한 롤업이 있다. 곡선(41)은 본 발명의 의한 웰 부스팅을 도시한다. 곡선(41)에서 볼 수 있는 바와 같이, 게이트 길이가 감소함에 따라, 임계 전압의 롤업이 일어난다. 이것은, 매우 짧은 채널 길이를 갖는 디바이스 제조공정이 가능하고 임계 크기에서 변화량에 대한 허용차를 제공하기 때문에 매우 중요하다.
이점에서, 본 발명에서 성취되는 중요한 이득은 채널 길이가 대략 0.25미크론이나 그 보다 작은 경우가 아니면 얻어지지 않는다. 본 발명에 따라 공정을 한 후, 몇몇의 게이트 길이에 대해 채널에 걸쳐서 도펀트의 농도가 도 5에 도시되어 있다. 곡선(50)은 5 미크론 게이트의 도펀트 농도를 설명한다. 볼 수 있는 바와 같이, 더 높은 도펀트의 농도는 채널의 중심에 있는 것이 아니라 채널의 다소 가장자리인 곳이다. 유사하게, 채널의 중심에서의 도펀트 농도 레벨에서 0.8 미크론 게이트 길이에 대한 곡선(51)이 움푹한 곳을 도시한다. 그러나, 게이트 길이가 감소함에 따라, 채널 중심에서의 농도는 증가한다. 0.3 미크론 게이트를 대표하는 곡선(52)은 채널의 중심에서의 농도가 0.8 미크론 게이트 경우보다 더 높음을 보여준다. 0.22 미크론 게이트 길이가 5 미크론 게이트와 비교할 때, 전체적인 채널에 걸쳐서 상대적으로 높은 도펀트 농도를 가짐을 곡선(53)이 도시한다. 마직막으로, 0.18 미크론 게이트 길이의 경우 채널에서 더 높게 도핑되어 있음을 곡선(54)가도시한다. 따라서, 게이트 길이가, 이를 테면, 대략 0.25 미크론 또는 그 보다 작을때 본 발명의 가장 좋은 결과가 얻어진다. 먼저 설명된 바와 같이, 이상적으로, 채널에 걸쳐서 가장 높은 농도는 소스나 드레인 확장 아래가 아닌 채널의 중심에 있어야 한다.
주어진 주입물 조사량에 대하여, 게이트 길이가 더 짧을수록 더 높은 농도가 생긴다는 데에 본 발명의 중요한 이점이 있다. 따라서, 임계 크기가 0.22 미크론(게이트 길이)인 곳에서, 예를 들면 게이트 길이가 0.18 미크론인 곳에서 일어나는 변화량을 예상할 수 있다. 도 5에서 볼 수 있는 바와 같이, 임계 크기에서 변화량을 보정함에 따라 0.18 미크론 디바이스의 채널은 더 높게 도핑될 것이다. 예를 들면, 게이트가 형성되기 전에 채널이 주입되면 더 짧은 게이트 길이에 대한 더 높은 도핑은 일어나지 않는다.
따라서 웰 부스팅 공정은, 더 짧은 게이트 길이에서 임계 전압 롤업을 제공하고, 이와 함께 소스에서 드레인으로의 누설 전류를 낮추고 펀치스루 특성이 향상됨과 같은 헤일로 주입의 일반적인 이점을 제공한다. 부가적으로, 본 발명의 웰 부스팅 주입으로 트랜지스터의 높은 진동수 특성을 향상시킬 수 있다.

Claims (11)

  1. 제 1 전도도 타입의 소스와 드레인 영역이 제 2 전도도 타입의 기판 영역 안에 형성되는 게이트를 가지는 MOS 디바이스의 제조에 있어서, 게이트 길이가 감소함에 따라, 소스나 드레인 영역 사이의 대체로 중간쯤 영역에 제 2 전도도 타입의 도펀트의 도핑 농도를 증가시키기 위해, 제 2 전도도 타입의 도펀트가 기판에 주입되는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 주입이 대략 30°이상의 각에서 일어나는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 주입이 대략 30°이상 기울어진 기판을 가진 각각의 4 단계로 일어나는 것을 특징으로 하는 방법.
  4. ℓ보다 작은 게이트 길이를 가지며, 아주 작은 게이트 길이를 가지는 MOS 디바이스의 제조에 있어서, 게이트 아래에 채널이 도핑되며, ℓ의 게이트 길이를 가지는 디바이스의 게이트 아래에 도핑 농도와 비교할 때 ℓ보다 작은 게이트 길이를 가진 디바이스의 게이트 아래에 도펀트 농도가 더 높은 것을 특징으로 하는 방법.
  5. 제 1 전도도 타입 기판 영역 안에 트랜지스터를 형성하는 방법에 있어서,
    기판 영역과 절연된 게이트를 형성하는 단계; 및
    대략 30°이상의 각에서 제 1 전도도 타입의 도펀트를 게이트 아래의 기판으로 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 상기 주입된 제 1 전도도 타입 도펀트가, 대략 15KV 이상의 에너지에서 주입된 B11을 포함하는 것을 특징으로 하는 방법.
  7. 제 5 항에 있어서, 상기 주입된 제 1 전도도 타입 도펀트가 인을 포함하는 것을 특징으로 하는 방법.
  8. 제 5 항에 있어서, 상기 주입된 제 1 전도도 타입 도펀트가 비소를 포함하는 것을 특징으로 하는 방법.
  9. 제 6 항에 있어서, 상기 게이트가 대략 0.25 미크론 이하의 길이를 가지는 것을 특징으로 하는 방법.
  10. 제 7 항에 있어서, 상기 게이트가 대략 0.25 미크론 이하의 길이를 가지는 것을 특징으로 하는 방법.
  11. 제 8 항에 있어서, 상기 게이트가 대략 0.25 미크론 이하의 길이를 가지는 것을 특징으로 하는 방법.
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