CN105244260A - 一种半导体结构及其制备方法 - Google Patents
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Abstract
本发明涉及半导体制造技术领域,尤其涉及一种半导体结构及其制备方法,通过对具有不同沟道宽度的晶体管分别进行不同剂量的阈值电压调整离子注入,即对具有较窄沟道的晶体管进行较大剂量的阈值电压调整离子注入以抑制反窄沟道效应,使得不同沟道宽度的晶体管达到统一的阈值电压,同时有效减少了窄沟道晶体管的漏电流。
Description
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种半导体结构及其制备方法。
背景技术
目前,对于具有不同沟道宽度的晶体管的硅制程均采用相同的阱区离子注入(Wellimplant);阈值电压调整离子注入(thresholdadjustment(Vt)implant),光环离子注入(Haloimplant),轻掺杂漏离子注入(LDDimplant)和源/漏离子注入(source/drainimplant)。
然而,晶体管性能,尤其是阈值电压(thresholdadjustment(Vt))随沟道宽度不同而变化,阈值电压随沟道宽度减小而减小称之为反窄沟道效应(reversenarrowwidtheffect,简称RNWE);这不仅带来了设计难点,且窄沟道晶体管的低阈值电压会导致更高的沟道漏电流,这是本领域技术人员所不愿意看到的。
发明内容
针对上述存在的问题,本发明公开一种半导体结构,包括:
半导体衬底,具有第一区域和第二区域;
若干沟道,设置于所述半导体衬底中,且位于所述第一区域中的沟道的宽度小于位于所述第二区域中沟道的宽度;
其中,所述第一区域包括第一阈值电压调整区,所述第二区域包括第二阈值电压调整区,且所述第一阈值电压调整区中注入离子的浓度大于所述第二阈值电压调整区中注入离子的浓度。
上述的半导体结构,其中,所述第一阈值电压调整区和所述第二阈值电压调整区均设置于阱区中。
上述的半导体结构,其中,所述半导体结构还包括嵌入设置于所述半导体衬底中的浅沟槽隔离结构;且所述浅沟槽隔离结构包括浅沟槽和位于所述浅沟槽中的二氧化硅层。
上述的半导体结构,其中,所述第一区域和所述第二区域中均设置有源漏区和位于所述源漏区之间的所述半导体衬底之上之上的栅极。
上述的半导体结构,其中,所述半导体结构为金属氧化物场效应晶体管。
本发明公开了一种半导体结构的制备方法,包括如下步骤:
步骤S1,提供一设置有若干沟道的半导体衬底,所述半导体衬底具有第一区域和第二区域,且位于所述第一区域中的沟道的宽度小于位于所述第二区域中沟道的宽度;
步骤S2,于所述第一区域中进行第一剂量的阈值电压调整离子注入形成第一阈值电压调整区后,继续于所述第二区域中进行第二剂量的阈值电压调整离子注入形成第二阈值电压调整区;
其中,所述第一剂量大于所述第二剂量。
上述的半导体结构的制备方法,其中,所述步骤S2包括:
步骤S21,于所述半导体衬底中形成浅沟槽隔离结构;
步骤S22,于位于所述第一区域中的所述半导体衬底中进行阱区离子注入形成第一阱区后,于所述第一阱区中形成所述第一阈值电压调整区;
步骤S23,于位于所述第二区域中的所述半导体衬底中进行阱区离子注入形成第二阱区后,于所述第二阱区中形成所述第二阈值电压调整区。
上述的半导体结构的制备方法,其中,所述浅沟槽隔离结构包括浅沟槽和位于所述浅沟槽中的二氧化硅层。
上述的半导体结构的制备方法,其中,所述方法还包括:
步骤S3,分别于所述第一区域和第二区域中形成源漏区和位于所述源漏区之间的所述半导体衬底之上的栅极。
上述的半导体结构的制备方法,其中,所述半导体结构为金属氧化物场效应晶体管。
上述发明具有如下优点或者有益效果:
本发明公开了一种半导体结构及其制备方法,通过对具有不同沟道宽度的晶体管分别进行不同剂量的阈值电压调整离子注入,以抑制反窄沟道效应,使得不同沟道宽度的晶体管达到均一(uniform)的阈值电压,同时有效减少了窄沟道晶体管的漏电流。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述,本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图,重点在于示出本发明的主旨。
图1是本发明实施例中半导体结构的示意图;
图2是本发明实施例中半导体结构的制备方法的流程图;
图3~6是本发明实施例中半导体结构的制备方法的流程结构示意图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的说明,但是不作为本发明的限定。
实施例一:
如图1所示,本发明公开一种半导体结构,该半导体结构具体包括:具有第一区域和第二区域的半导体衬底100、设置于半导体衬底100中的若干沟道(未于图中标示出)、以及嵌入设置于半导体衬底中的浅沟槽隔离结构101;其中,位于第一区域中的沟道的宽度小于位于第二区域中沟道的宽度;同时第一区域包括第一阱区102,且该第一阱区102中设置有第一阈值电压调整区(该第一阈值电压调整区未于图中示出),第二区域包括第二阱区103,且该第二阱区103中设置有第二阈值电压调整区(该第二阈值电压调整区未于图中示出),该第一阈值电压调整区中注入离子的浓度大于第二阈值电压调整区中注入离子的浓度。在本发明的实施例中,之所以设置第一阈值电压调整区中注入离子的浓度大于第二阈值电压调整区中注入离子的浓度是由于随着沟道宽度变小,阈值电压快速下降,这会导致电路漏电增大,功耗增加;因此在具有较窄沟道的第一区域中设置离子浓度较大的阈值电压调整区可以平衡阈值电压,并有效减少窄沟道晶体管的漏电流。
在本发明的实施例中,该第二阱区103的掺杂离子导电类型与第一阱区102相同(图中为了区分该第一阱区和第二阱区,采用了不同的填充图案)。
在本发明一个优选的实施例中,上述浅沟槽隔离结构101包括浅沟槽和位于浅沟槽中的二氧化硅层。
在本发明一个优选的实施例中,上述第一区域和第二区域中均设置有源漏区和位于源漏区之间的半导体衬底之上之上的栅极(该源漏区及栅极并未于图中示出),由于该源漏区及栅极并非本发明改进的重点,在此便不予赘述。
在本发明一个优选的实施例中,上述半导体结构为金属氧化物场效应晶体管。
实施例二:
如图2所示,本发明公开了一种半导体结构的制备方法,具体包括如下步骤:
步骤一,提供一设置有若干沟道(图中未示出)的半导体衬底1,该半导体衬底具有第一区域和第二区域,且位于第一区域中的沟道的宽度小于位于第二区域中沟道的宽度,如图3所示的结构。
步骤二,于半导体衬底1中形成浅沟槽隔离结构2;优选的,在本发明的实施例中,该浅沟槽隔离结构2包括浅沟槽和位于浅沟槽中的二氧化硅层,如图4所示的结构。
步骤三,于位于第一区域中的半导体衬底1中进行阱区离子注入形成第一阱区4后,继续进行第一剂量的阈值电压调整离子注入以于第一阱区4中形成第一阈值电压调整区(图中未标示出),如图5所示的结构。
在本发明的实施例中,上述步骤三具体为:首先于半导体衬底之上涂覆一层光刻胶,并于曝光和显影工艺后,形成仅覆盖位于第二区域的半导体衬底1之上的光刻胶31;其次进行阱区离子注入以于位于第一区域中的半导体衬底1中形成第一阱区4;然后进行第一剂量的阈值电压调整离子注入以于该第一阱区4中形成第一阈值电压调整区,在进行阱区离子注入和阈值电压调整离子注入的过程中,由于光刻胶31的阻挡作用,位于第二区域的半导体衬底1中不会被注入离子。
步骤四,于位于第二区域中的半导体衬底1中进行阱区离子注入形成第二阱区5后,继续进行第二剂量的阈值电压调整离子注入以于第二阱区5中形成第二阈值电压调整区(图中未标示出),该第二剂量小于上述第一剂量,这是由于位于第一区域中的沟道的宽度小于位于第二区域中的沟道的宽度,因此在第一区域中注入比第二区域中剂量大的阈值电压调整离子可以有效平衡第一区域和第二区域的阈值电压,并有效减少第一区域中后续形成的窄沟道晶体管的漏电流。
在本发明的实施例中,该第二阱区5的掺杂离子导电类型与第一阱区4相同(图中为了区分该第一阱区和第二阱区,采用了不同的填充图案);如图6所示的结构。
在本发明的实施例中,上述步骤四具体为:首先于半导体衬底之上涂覆一层光刻胶,并于曝光和显影工艺后,形成仅覆盖位于第一区域的半导体衬底1之上的光刻胶32;其次进行阱区离子注入以于位于第二区域中的半导体衬底1中进形成第二阱区5;然后进行第二剂量的阈值电压调整离子注入以于该第二阱区5中形成第二阈值电压调整区,在进行阱区离子注入和阈值电压调整离子注入的过程中,由于光刻胶32的阻挡作用,位于第一区域的半导体衬底1中不会被注入离子。
在本发明的实施例中,显而易见的,上述步骤三和步骤四的顺序可以互换,这对本发明并无影响。
在本发明一个优选的实施例中,该方法还包括:
步骤五,分别于第一区域和第二区域中形成源漏区和位于源漏区之间的半导体衬底之上的栅极,由于该源漏区和栅极的形成并非本发明改进的重点,在此便不予赘述。
在本发明一个优选的实施例中,上述半导体结构为金属氧化物场效应晶体管。
不难发现,本实施例为与上述半导体结构的实施例相对应的方法实施例,本实施例可与上述半导体结构的实施例互相配合实施。上述半导体结构的实施例中提到的相关技术细节在本实施例中依然有效,为了减少重复,这里不再赘述。相应地,本实施例中提到的相关技术细节也可应用在上述半导体结构的实施例中。
综上,本发明公开了一种半导体结构及其制备方法,通过对具有不同沟道宽度的晶体管分别进行不同剂量的阈值电压调整离子注入,即对具有较窄沟道的晶体管进行较大剂量的阈值电压调整离子注入以抑制反窄沟道效应,使得不同沟道宽度的晶体管达到统一的阈值电压,同时有效减少了窄沟道晶体管的漏电流。
本领域技术人员应该理解,本领域技术人员在结合现有技术以及上述实施例可以实现变化例,在此不做赘述。这样的变化例并不影响本发明的实质内容,在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是,本发明并不局限于上述特定实施方式,其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施;任何熟悉本领域的技术人员,在不脱离本发明技术方案范围情况下,都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例,这并不影响本发明的实质内容。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种半导体结构,其特征在于,包括:
半导体衬底,具有第一区域和第二区域;
若干沟道,设置于所述半导体衬底中,且位于所述第一区域中的沟道的宽度小于位于所述第二区域中沟道的宽度;
其中,所述第一区域包括第一阈值电压调整区,所述第二区域包括第二阈值电压调整区,且所述第一阈值电压调整区中注入离子的浓度大于所述第二阈值电压调整区中注入离子的浓度。
2.如权利要求1所述的半导体结构,其特征在于,所述第一阈值电压调整区和所述第二阈值电压调整区均设置于阱区中。
3.如权利要求1所述的半导体结构,其特征在于,所述半导体结构还包括嵌入设置于所述半导体衬底中的浅沟槽隔离结构;且所述浅沟槽隔离结构包括浅沟槽和位于所述浅沟槽中的二氧化硅层。
4.如权利要求1所述的半导体结构,其特征在于,所述第一区域和所述第二区域中均设置有源漏区和位于所述源漏区之间的所述半导体衬底之上之上的栅极。
5.如权利要求1所述的半导体结构,其特征在于,所述半导体结构为金属氧化物场效应晶体管。
6.一种半导体结构的制备方法,其特征在于,包括如下步骤:
步骤S1,提供一设置有若干沟道的半导体衬底,所述半导体衬底具有第一区域和第二区域,且位于所述第一区域中的沟道的宽度小于位于所述第二区域中沟道的宽度;
步骤S2,于所述第一区域中进行第一剂量的阈值电压调整离子注入形成第一阈值电压调整区后,继续于所述第二区域中进行第二剂量的阈值电压调整离子注入形成第二阈值电压调整区;
其中,所述第一剂量大于所述第二剂量。
7.如权利要求6所述的半导体结构的制备方法,其特征在于,所述步骤S2包括:
步骤S21,于所述半导体衬底中形成浅沟槽隔离结构;
步骤S22,于位于所述第一区域中的所述半导体衬底中进行阱区离子注入形成第一阱区后,于所述第一阱区中形成所述第一阈值电压调整区;
步骤S23,于位于所述第二区域中的所述半导体衬底中进行阱区离子注入形成第二阱区后,于所述第二阱区中形成所述第二阈值电压调整区。
8.如权利要求7所述的半导体结构的制备方法,其特征在于,所述浅沟槽隔离结构包括浅沟槽和位于所述浅沟槽中的二氧化硅层。
9.如权利要求6所述的半导体结构的制备方法,其特征在于,所述方法还包括:
步骤S3,分别于所述第一区域和第二区域中形成源漏区和位于所述源漏区之间的所述半导体衬底之上的栅极。
10.如权利要求1所述的半导体结构的制备方法,其特征在于,所述半导体结构为金属氧化物场效应晶体管。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108598003A (zh) * | 2018-05-29 | 2018-09-28 | 武汉新芯集成电路制造有限公司 | 一种改善mos管应力效应的方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6020244A (en) * | 1996-12-30 | 2000-02-01 | Intel Corporation | Channel dopant implantation with automatic compensation for variations in critical dimension |
CN1728360A (zh) * | 2004-07-29 | 2006-02-01 | 上海华虹Nec电子有限公司 | 减小小尺寸器件反窄沟道效应的方法 |
CN102110636A (zh) * | 2009-12-29 | 2011-06-29 | 中芯国际集成电路制造(上海)有限公司 | 改善反窄沟道效应及制作mos晶体管的方法 |
CN103545363A (zh) * | 2012-07-09 | 2014-01-29 | 上海华虹Nec电子有限公司 | P型ldmos器件及其制造方法 |
-
2015
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6020244A (en) * | 1996-12-30 | 2000-02-01 | Intel Corporation | Channel dopant implantation with automatic compensation for variations in critical dimension |
CN1728360A (zh) * | 2004-07-29 | 2006-02-01 | 上海华虹Nec电子有限公司 | 减小小尺寸器件反窄沟道效应的方法 |
CN102110636A (zh) * | 2009-12-29 | 2011-06-29 | 中芯国际集成电路制造(上海)有限公司 | 改善反窄沟道效应及制作mos晶体管的方法 |
CN103545363A (zh) * | 2012-07-09 | 2014-01-29 | 上海华虹Nec电子有限公司 | P型ldmos器件及其制造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108598003A (zh) * | 2018-05-29 | 2018-09-28 | 武汉新芯集成电路制造有限公司 | 一种改善mos管应力效应的方法 |
CN108598003B (zh) * | 2018-05-29 | 2021-08-27 | 武汉新芯集成电路制造有限公司 | 一种改善mos管应力效应的方法 |
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