CN107919280B - 不同电压器件的集成制造方法 - Google Patents
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Abstract
本发明公开了一种不同电压器件的集成制造方法，沟道区导电类型相同的不同电压器件的源漏区注入工艺采用同一块源漏注入光刻板定义，源漏区注入工艺包括如下步骤形成：步骤一、采用光刻板同时打开不同电压器件的源漏注入区域；步骤二、进行带角度的第二导电类型的第一次离子注入，用于改善对应器件的热载流子击穿和结击穿特性；步骤三、进行和沟道区导电类型相同的第一导电类型的第二次离子注入，用于降低器件的源漏结深并防止器件的源漏穿通；步骤四、进行第二导电类型形成源漏主体掺杂区的第三次离子注入，用于各器件的源区和漏区的主体掺杂区。本发明能降低源漏区注入工艺的光刻板数量，降低工艺成本。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种不同电压器件的集成制造方法。
背景技术
在现有逻辑工艺当中，一般需要同时在同一芯片上集成制作核心的低压器件及外围电路需要的高压器件。当同时要制作两种不同应用电压的MOSFET器件时，由于对器件特性的要求不同，两种MOSFET器件需要不同的轻掺杂漏(LDD)注入，所以需要两张光刻板对不同的区域进行注入，而源漏(SD)注入即重掺杂的源漏注入一般可以共用，这也需要一张光刻板。因此在同时制作这两种器件时，LDD和SD区域总共需要三张光刻版。以集成两种不同电压器件为例，现有不同电压器件的集成制造方法的源漏区注入工艺包括如下步骤：
步骤一、进行低压器件101a的LDD注入201。
如图1A所示，是现有方法中低压器件的LDD注入时低压器件的结构示意图；如图1B所示，是现有方法中低压器件的LDD注入时高压器件的结构示意图；图1A中用标记101a表示低压器件，图1B中用标记101b表示高压器件。高压器件101b和低压器件101a集成在同一半导体衬底如硅衬底102上，高压器件101b和低压器件101a的多晶硅栅103的工艺条件相同，高压器件101b的栅介质层如栅氧化层会更厚。为了更清楚的显示高压器件101b和低压器件101a的结构，现在各步骤中分别分成两幅图来分别描述高压器件101b和低压器件101a。
图1A中的离子注入201对应于低压器件的LDD注入，这需要采用低压器件的LDD注入的光刻板将低压器件的LDD注入区打开；这时高压器件区域都被光刻胶保护而无法实现低压器件的LDD注入。LDD注入201完成后在低压器件101a的多晶硅栅103的两侧自对准形成有LDD区104a，而高压器件101b中没有没有形成LDD区。
步骤二、进行高压器件101b的LDD注入202。同样，LDD注入202之前需要采用高压器件101b的LDD注入的光刻板将高压器件101b的LDD注入区打开；同时将低压器件101a区域用光刻胶保护。
如图2A所示，是现有方法中高压器件的LDD注入时低压器件的结构示意图；如图2B所示，是现有方法中高压器件的LDD注入时高压器件的结构示意图；可知，LDD注入202完成后，在高压器件101b的多晶硅栅103的两侧自对准形成有LDD区104b，而低压器件101a中没有LDD注入202的杂质，故低压器件101a的LDD区104a不变。
步骤三、进行重掺杂的源漏注入203。这时需要采用重掺杂的源漏注入的光刻板同时将低压器件101a和高压器件101b的源漏区打开。
如图3A所示，是现有方法中重掺杂源漏注入时低压器件的结构示意图；如图3B所示，是现有方法中重掺杂源漏注入时高压器件的结构示意图；在低压器件101a和高压器件101b中同时形成了源漏区105。
由上可知，现有方法中，同时集成两种不同电压的器件时源漏区的形成工艺中需要采用3块光刻板，较多的光刻板及对应的光刻工艺使源漏区的工艺成本较大。
发明内容
本发明所要解决的技术问题是提供一种不同电压器件的集成制造方法，能降低源漏区注入工艺的光刻板数量，降低工艺成本。
为解决上述技术问题，本发明提供的不同电压器件的集成制造方法中，沟道区导电类型相同的不同电压器件的源漏区注入工艺采用同一块源漏注入光刻板定义，令所述沟道区导电类型为第一导电类型，所述源漏区注入工艺包括如下步骤形成：
步骤一、采用所述源漏注入光刻板打开源漏注入区域，所述源漏注入区域包括沟道区导电类型相同的各器件的源区和漏区的形成区域。
步骤二、进行第一次离子注入，所述第一次离子注入为带角度的第二导电类型离子注入，用于改善对应器件的热载流子击穿和结击穿特性。
步骤三、进行第二次离子注入，所述第二次离子注入为第一导电类型离子注入，用于降低器件的源漏结深并防止器件的源漏穿通。
步骤四、进行第三次离子注入，所述第三次离子注入为第二导电类型离子注入，用于各器件的源区和漏区的主体掺杂区。
进一步的改进是，包括两种不同电压器件，根据工作电压的高低两种不同电压器件分别为高压器件和低压器件。
进一步的改进是，所述高压器件的栅介质层的厚度大于所述低压器件的栅介质层的厚度。
进一步的改进是，所述高压器件的栅介质层和所述低压器件的栅介质层都为氧化层。
进一步的改进是，所述高压器件的多晶硅栅和所述低压器件的多晶硅栅的工艺条件相同。
进一步的改进是，所述第一次离子注入、所述第二次离子注入和所述第三次离子注入都以对应的所述多晶硅栅的两侧面为自对准条件进行。
进一步的改进是，各不同电压器件都为MOSFET。
进一步的改进是，第一导电类型为P型，第二导电类型为N型，所述高压器件和所述低压器件都为N型器件。
进一步的改进是，所述第一次离子注入的注入角度为30度～45度，注入杂质为磷，注入能量为30Kev～100Kev，注入剂量为1E13cm-2～5E13cm-2。
进一步的改进是，所述第二次离子注入的注入杂质为硼，注入能量为5Kev～30Kev，注入剂量为1E13cm-2～3E13cm-2。
进一步的改进是，所述第三次离子注入的注入杂质为砷，注入能量为20Kev～60Kev，注入剂量为1E15cm-2～5E15cm-2。
进一步的改进是，第一导电类型为N型，第二导电类型为P型，所述高压器件和所述低压器件都为P型器件。
进一步的改进是，所述第二次离子注入的注入杂质为磷，注入能量为10Kev～30Kev，注入剂量为1E13cm-2～5E13cm-2。
所述第一次离子注入的注入角度为30度～45度，注入杂质为硼，注入能量为10Kev～50Kev，注入剂量为1E13cm-2～3E13cm-2。
所述第三次离子注入的注入杂质为硼，注入能量为10Kev～30Kev，注入剂量为1E15cm-2～5E15cm-2。
进一步的改进是，步骤二、步骤三和步骤四的先后顺序能互换。
本发明对源漏注入工艺进行了特别的设计，仅采用一块光刻板即能同时形成不同电压器件的源漏区，主要是在形成源漏区的主体掺杂该主体掺杂即常规的源漏区重掺杂的基础上增加了一次带角度的第二导电类型离子注入即第一次离子注入，由于第一次离子注入是带角度的注入，故第一次离子注入的杂质能延伸到多晶硅栅的底部，从而能改善对应器件的热载流子击穿和结击穿特性，这对高压器件的耐压的提高很重要；第一次离子注入也即相当于通过带角度的离子注入实现了LDD注入的功能，但是第一次离子注入并不需要和现有工艺一样需要单独采用一块光刻板，而是利用现有的源漏注入的光刻板即可实现，故本发明能节省一块光刻板。
另外，本发明还在形成源漏区的主体掺杂的基础上增加了一次第一导电类型离子注入即第二次离子注入，由于第二离子注入的掺杂类型和沟道区的掺杂类型相同，沟道区一般采用阱区实现，故第二次离子注入的杂质能对源漏注入的第二导电类型杂质进行互相抵消，从而能降低源漏区最后总的掺杂的结深，也即能降低器件的源漏结深并防止器件的源漏穿通，这对低压器件的性能提升很重要。
由上可知，本发明能降低源漏区注入工艺的光刻板数量，降低工艺成本。
同时，本发明能改善对应器件主要是高压器件的热载流子击穿和结击穿特性；以及同时能降低器件主要是低压器件的源漏结深并防止器件的源漏穿通，从而能低压器件的性能提升很重要。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A是现有方法中低压器件的LDD注入时低压器件的结构示意图；
图1B是现有方法中低压器件的LDD注入时高压器件的结构示意图；
图2A是现有方法中高压器件的LDD注入时低压器件的结构示意图；
图2B是现有方法中高压器件的LDD注入时高压器件的结构示意图；
图3A是现有方法中重掺杂源漏注入时低压器件的结构示意图；
图3B是现有方法中重掺杂源漏注入时高压器件的结构示意图；
图4是本发明实施例方法流程图；
图5A是本发明实施例方法的源漏注入工艺中低压器件的结构示意图；
图5B是本发明实施例方法的源漏注入工艺中高压器件的结构示意图；
图6A是本发明实施例方法形成的高压器件的源漏区和现有方法形成的高压器件的源漏区的结构仿真图；
图6B是本发明实施例方法形成的高压器件的衬底漏电曲线；
图6C是现有方法形成的高压器件的衬底漏电曲线；
图7是本发明实施例方法形成的低压器件的源漏区和现有方法形成的低压器件的源漏区的结构仿真图。
具体实施方式
如图4所示，是本发明实施例方法流程图；本发明实施例方法中，各不同电压器件都为MOSFET，本发明实施例方法以两种不同电压器件的集成为例进行说明根据工作电压的高低两种不同电压器件分别为高压器件1b和低压器件1a。
如图5A所示，是本发明实施例方法的源漏注入工艺中低压器件1a的结构示意图；如图5B所示，是本发明实施例方法的源漏注入工艺中高压器件1b的结构示意图；本发明实施例不同电压器件的集成制造方法中，沟道区导电类型相同的不同电压器件的源漏区注入工艺采用同一块源漏注入光刻板定义，令所述沟道区导电类型为第一导电类型；在进行所述源漏区注入工艺之前，在半导体衬底2的表面上形成了栅极结构，栅极结构包括栅介质层和多晶硅栅3。所述高压器件1b的栅介质层的厚度大于所述低压器件1a的栅介质层的厚度。所述高压器件1b的栅介质层和所述低压器件1a的栅介质层都为氧化层。所述高压器件1b的多晶硅栅和所述低压器件1a的多晶硅栅的工艺条件相同。
所述源漏区注入工艺包括如下步骤形成：
步骤一、采用所述源漏注入光刻板打开源漏注入区域，所述源漏注入区域包括沟道区导电类型相同的各器件的源区和漏区的形成区域，各器件的源区和漏区同时形成故都用标记4表示。
步骤二、进行第一次离子注入，所述第一次离子注入为带角度的第二导电类型离子注入，用于改善对应器件的热载流子击穿和结击穿特性。在图5A和图5B中标记301对应的离子注入中同时包括了步骤二至四中的3次离子注入。
步骤三、进行第二次离子注入，所述第二次离子注入为第一导电类型离子注入，用于降低器件的源漏结深并防止器件的源漏穿通。
步骤四、进行第三次离子注入，所述第三次离子注入为第二导电类型离子注入，用于各器件的源区和漏区的主体掺杂区。所述第一次离子注入、所述第二次离子注入和所述第三次离子注入都以对应的所述多晶硅栅的两侧面为自对准条件进行。
本发明实施例中，第一导电类型为P型，第二导电类型为N型，所述高压器件1b和所述低压器件1a都为N型器件。
现以一个具体参数说明本发明实施例方法，所述第一次离子注入的注入角度为30度～45度，注入杂质为磷，注入能量为30Kev～100Kev，注入剂量为1E13cm-2～5E13cm-2。所述第二次离子注入的注入杂质为硼，注入能量为5Kev～30Kev，注入剂量为1E13cm-2～3E13cm-2。所述第三次离子注入的注入杂质为砷，注入能量为20Kev～60Kev，注入剂量为1E15cm-2～5E15cm-2。
在其它实施例中也能为：第一导电类型为N型，第二导电类型为P型，所述高压器件1b和所述低压器件1a都为P型器件。进一步的改进是，所述第二次离子注入的注入杂质为磷，注入能量为10Kev～30Kev，注入剂量为1E13cm-2～5E13cm-2。所述第一次离子注入的注入角度为30度～45度，注入杂质为硼，注入能量为10Kev～50Kev，注入剂量为1E13cm-2～3E13cm-2。所述第三次离子注入的注入杂质为硼，注入能量为10Kev～30Kev，注入剂量为1E15cm-2～5E15cm-2。
上述步骤二、步骤三和步骤四的先后顺序能互换。
本发明实施例对源漏注入工艺进行了特别的设计，仅采用一块光刻板即能同时形成不同电压器件的源漏区4，主要是在形成源漏区4的主体掺杂该主体掺杂即常规的源漏区重掺杂的基础上增加了一次带角度的第二导电类型离子注入即第一次离子注入，由于第一次离子注入是带角度的注入，故第一次离子注入的杂质能延伸到多晶硅栅的底部，从而能改善对应器件的热载流子击穿和结击穿特性，这对高压器件1b的耐压的提高很重要；第一次离子注入也即相当于通过带角度的离子注入实现了LDD注入的功能，但是第一次离子注入并不需要和现有工艺一样需要单独采用一块光刻板，而是利用现有的源漏注入的光刻板即可实现，故本发明能节省一块光刻板。
另外，本发明实施例还在形成源漏区4的主体掺杂的基础上增加了一次第一导电类型离子注入即第二次离子注入，由于第二离子注入的掺杂类型和沟道区的掺杂类型相同，沟道区一般采用阱区实现，故第二次离子注入的杂质能对源漏注入的第二导电类型杂质进行互相抵消，从而能降低源漏区最后总的掺杂的结深，也即能降低器件的源漏结深并防止器件的源漏穿通，这对低压器件1a的性能提升很重要。
由上可知，本发明实施例能降低源漏区注入工艺的光刻板数量，降低工艺成本。同时，本发明实施例能改善对应器件主要是高压器件1b的热载流子击穿和结击穿特性；以及同时能降低器件主要是低压器件1a的源漏结深并防止器件的源漏穿通，从而能低压器件1a的性能提升很重要。
如图6A所示，是本发明实施例方法形成的高压器件的源漏区和现有方法形成的高压器件的源漏区的结构仿真图；标记401对应于本发明实施例方法形成的高压器件的源漏区的轮廓线，标记402对应于现有方法形成的高压器件的源漏区的轮廓线；可以看出，N型的高压器件在增加磷离子的大斜角注入即第一次离子注入后，源漏区与多晶硅栅的交叠区(overlap)增加，表面电场会降低，因此器件的最大衬底电流(Isubmax)会降低，能改善高压器件的可靠性，并且可以改善侧面结的击穿电压。如图6B所示，是本发明实施例方法形成的高压器件的衬底漏电曲线403；如图6C所示，是现有方法形成的高压器件的衬底漏电曲线404；可以看出曲线404具有更大的Isubmax。
如图7所示，是本发明实施例方法形成的低压器件的源漏区和现有方法形成的低压器件的源漏区的结构仿真图，标记501对应于本发明实施例方法形成的低压器件的源漏区的轮廓线，标记502对应于现有方法形成的低压器件的源漏区的轮廓线；可以看出，本发明实施例中，N型的低压器件在增加硼注入即第二次离子注入后，结深会降低，对改善低压器件短沟道效应效果明显，从而能很好的防止器件的源漏穿通。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (11)
1.一种不同电压器件的集成制造方法，其特征在于，沟道区导电类型相同的不同电压器件的源漏区注入工艺采用同一块源漏注入光刻板定义，令所述沟道区导电类型为第一导电类型；
集成的器件包括两种不同电压器件，根据工作电压的高低两种不同电压器件分别为高压器件和低压器件；所述低压器件为核心电路的器件，所述高压器件为外围电路的器件；
所述源漏区注入工艺包括如下步骤形成：
步骤一、采用所述源漏注入光刻板打开源漏注入区域，所述源漏注入区域包括沟道区导电类型相同的各器件的源区和漏区的形成区域；
后续的第一次离子注入、第二次离子注入和第三次离子注入都以对应的多晶硅栅的两侧面为自对准条件进行；
步骤二、进行第一次离子注入，所述第一次离子注入为带角度的第二导电类型离子注入，所述第一次离子注入的杂质延伸到所述多晶硅栅的底部，用于改善所述高压器件的热载流子击穿和结击穿特性；
步骤三、进行第二次离子注入，所述第二次离子注入为第一导电类型离子注入，在所述多晶硅栅外所述第二次离子注入的第一导电类型杂质叠加在所述第一次离子注入的第二导电类型杂质上并和对应的第二导电类型杂质相抵消，用于降低器件的源漏结深并防止器件的源漏穿通；
步骤四、进行第三次离子注入，所述第三次离子注入为第二导电类型离子注入，用于各器件的源区和漏区的主体掺杂区；
步骤二、步骤三和步骤四的先后顺序能互换。
2.如权利要求1所述的不同电压器件的集成制造方法，其特征在于：所述高压器件的栅介质层的厚度大于所述低压器件的栅介质层的厚度。
3.如权利要求2所述的不同电压器件的集成制造方法，其特征在于：所述高压器件的栅介质层和所述低压器件的栅介质层都为氧化层。
4.如权利要求1所述的不同电压器件的集成制造方法，其特征在于：所述高压器件的多晶硅栅和所述低压器件的多晶硅栅的工艺条件相同。
5.如权利要求1所述的不同电压器件的集成制造方法，其特征在于：各不同电压器件都为MOSFET。
6.如权利要求1所述的不同电压器件的集成制造方法，其特征在于：第一导电类型为P型，第二导电类型为N型，所述高压器件和所述低压器件都为N型器件。
7.如权利要求6所述的不同电压器件的集成制造方法，其特征在于：所述第一次离子注入的注入角度为30度～45度，注入杂质为磷，注入能量为30Kev～100Kev，注入剂量为1E13cm-2～5E13cm-2。
8.如权利要求6所述的不同电压器件的集成制造方法，其特征在于：所述第二次离子注入的注入杂质为硼，注入能量为5Kev～30Kev，注入剂量为1E13cm-2～3E13cm-2。
9.如权利要求6所述的不同电压器件的集成制造方法，其特征在于：所述第三次离子注入的注入杂质为砷，注入能量为20Kev～60Kev，注入剂量为1E15cm-2～5E15cm-2。
10.如权利要求1所述的不同电压器件的集成制造方法，其特征在于：第一导电类型为N型，第二导电类型为P型，所述高压器件和所述低压器件都为P型器件。
11.如权利要求10所述的不同电压器件的集成制造方法，其特征在于：所述第二次离子注入的注入杂质为磷，注入能量为10Kev～30Kev，注入剂量为1E13cm-2～5E13cm-2；
所述第一次离子注入的注入角度为30度～45度，注入杂质为硼，注入能量为10Kev～50Kev，注入剂量为1E13cm-2～3E13cm-2；
所述第三次离子注入的注入杂质为硼，注入能量为10Kev～30Kev，注入剂量为1E15cm-2～5E15cm-2。
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060170047A1 (en) * | 2004-12-10 | 2006-08-03 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US20090011561A1 (en) * | 2007-07-02 | 2009-01-08 | Promos Technologies Inc. | Method of fabricating high-voltage mos having doubled-diffused drain |
| CN101350307A (zh) * | 2007-07-19 | 2009-01-21 | 茂德科技股份有限公司 | 高压晶体管的以及整合低压与高压晶体管的制造方法 |
| US20140027859A1 (en) * | 2012-07-30 | 2014-01-30 | Globalfoundries Inc. | Methods of forming transistor devices with high-k insulation layers and the resulting devices |
| CN104051344A (zh) * | 2013-03-15 | 2014-09-17 | 台湾积体电路制造股份有限公司 | 半导体布置及其形成 |
| US20150069524A1 (en) * | 2013-09-09 | 2015-03-12 | Freescale Semiconductor, Inc | Method of Forming Different Voltage Devices with High-K Metal Gate |
| CN104658913A (zh) * | 2015-02-10 | 2015-05-27 | 上海华虹宏力半导体制造有限公司 | Nldmos的制造方法 |
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Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060170047A1 (en) * | 2004-12-10 | 2006-08-03 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US20090011561A1 (en) * | 2007-07-02 | 2009-01-08 | Promos Technologies Inc. | Method of fabricating high-voltage mos having doubled-diffused drain |
| CN101350307A (zh) * | 2007-07-19 | 2009-01-21 | 茂德科技股份有限公司 | 高压晶体管的以及整合低压与高压晶体管的制造方法 |
| US20140027859A1 (en) * | 2012-07-30 | 2014-01-30 | Globalfoundries Inc. | Methods of forming transistor devices with high-k insulation layers and the resulting devices |
| CN104051344A (zh) * | 2013-03-15 | 2014-09-17 | 台湾积体电路制造股份有限公司 | 半导体布置及其形成 |
| US20150069524A1 (en) * | 2013-09-09 | 2015-03-12 | Freescale Semiconductor, Inc | Method of Forming Different Voltage Devices with High-K Metal Gate |
| CN104681558A (zh) * | 2013-12-03 | 2015-06-03 | 创飞有限公司 | Otp器件结构及其加工方法 |
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