TWI466296B - 半導體元件及其形成方法 - Google Patents

半導體元件及其形成方法 Download PDF

Info

Publication number
TWI466296B
TWI466296B TW101127545A TW101127545A TWI466296B TW I466296 B TWI466296 B TW I466296B TW 101127545 A TW101127545 A TW 101127545A TW 101127545 A TW101127545 A TW 101127545A TW I466296 B TWI466296 B TW I466296B
Authority
TW
Taiwan
Prior art keywords
gate structure
type
pocket
substrate
effect transistor
Prior art date
Application number
TW101127545A
Other languages
English (en)
Other versions
TW201405812A (zh
Inventor
Ta Hsun Yeh
hui min Huang
Yuh Sheng Jean
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Priority to TW101127545A priority Critical patent/TWI466296B/zh
Priority to US13/954,726 priority patent/US9373508B2/en
Publication of TW201405812A publication Critical patent/TW201405812A/zh
Application granted granted Critical
Publication of TWI466296B publication Critical patent/TWI466296B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

半導體元件及其形成方法
本發明係關於一種半導體元件及其形成方法;具體而言,本發明係關於一種與口袋型佈植(pocket implant or halo implant)技術相關之半導體元件及其形成方法。
隨著半導體製程技術的演進,半導體元件已漸漸地朝著小尺寸及高密度的方向發展。當半導體元件之尺寸變小時,會面臨短通道效應(short channel effect)的問題。
口袋型佈植(pocket implant or halo implant)技術為改善短通道效應的常用方法。第1A圖係描繪習知半導體元件1之上視圖,而第1B圖則描繪習知半導體元件1於參考虛線14處之剖面示意圖。半導體元件1包含基板10、閘極結構11、源極區12及汲極區13,而閘極結構11則包含介電層11a及閘極電極11b。習知的口袋型佈植技術係由四個方向10a、10b、10c、10d對半導體元件1進行口袋型佈植。首先,設定離子佈植(ion implantation)條件並固定離子佈植之角度,接下來以同一光罩由四個方向10a、10b、10c、10d中的其中一方向(例如:方向10a)開始進行口袋型佈植,之後將基板10水平地旋轉九十度,再由下一方向(例如:方向10c)進行口袋型佈植,依此類推,直至四個方向皆佈植完畢。如此,以方向10c、10d對半導體元件1之閘極電極11b進行口袋型佈植,以方向10a、10b進行與閘極電極11b垂直之另一半導體元件之閘極電極(未圖示)之口袋型佈植。
由第1B圖可知,對半導體元件1進行方向10c、10d的口袋型佈植後,會分別於源極區12及汲極區13之內側邊緣形成口袋佈植區15、16。口袋佈植區15、16能分別降低源極區12與基板10間的橫向電場及汲極區13與基板10間的橫向電場,藉此改善短通道效應。
然而,當半導體製程技術進入奈米級世代(亦即,100奈米以下世代)時,對半導體元件進行口袋型佈植所衍生出元件非匹配性(device mismatch)的問題愈形嚴重。通常,可藉由調整離子佈植濃度(ion implant dose)、離子佈植能量(ion implant energy)、熱製程(thermal process)或採用共用佈植(co-implant)等方式,在短通道效應與元件非匹配性之間取得平衡。不過,隨著製程的不斷微縮(如40奈米以下),上述的方法所能達成之效果有限。
有鑑於此,如何在製程的不斷微縮(如40奈米以下)下,在短通道效應與元件非匹配性二問題間取得平衡,仍是本領域亟待解決之課題。
先前技術的缺點是對半導體元件1之閘極電極11b進行口袋型佈植以形成口袋佈植區15、16,其中於方向10c、10d進行的口袋型佈植,會對與之垂直之該另一半導體元件之閘極電極造成其元件非匹配性或其它不良影響;相同的,於方向10a、10b進行的口袋型佈植亦會對閘極電極11b(半導體元件1)之元件特性造成負面的影響。
緣此,本發明提出以一光罩以對與半導體元件(如第一型金氧 半場效電晶體)之一閘極電極平行的閘極電極進行口袋型佈植(如方向10c、10d);但如此,將使得閘極電極僅能以平行方向擺放,而不利於佈局面積與晶圓的利用率。因此,本發明提出以另一光罩對與該半導體元件之該閘極電極不同方向(如與之垂直)之閘極電極進行口袋型佈植(如方向10a、10b),以進一步解決習知技術與上述的問題。
因此,本發明提供一種形成半導體元件之方法及一種半導體元件。
本發明所提供之半導體元件,形成於一基板上,且包含一第一第一型金氧半場效電晶體及一第二第一型金氧半場效電晶體。該第一第一型金氧半場效電晶體具有形成於該基板上之一第一閘極結構、一第一源極區、及一第一汲極區。該第二第一型金氧半場效電晶體具有形成於該基板上之一第二閘極結構、一第二源極區、及一第二汲極區。該第一第一型金氧半場效電晶體以一第一光罩進行一第一口袋佈植,該第二第一型金氧半場效電晶體以一第二光罩進行一第二口袋佈植,且該第二閘極結構之方向與該第一閘極結構之方向不同。
本發明所提供之於一基板上形成半導體元件之方法,包含下列步驟:形成一第一第一型金氧半場效電晶體,該第一第一型金氧半場效電晶體具有形成於該基板上之一第一閘極結構、一第一源極區及一第一汲極區;形成一第二第一型金氧半場效電晶體,該第二第一型金氧半場效電晶體具有形成於該基板上之一第二閘極結構、一第二源極區及一第二汲極區;以一第一光罩對該第一第 一型金氧半場效電晶體進行一第一口袋佈植;以及以一第二光罩對該第二第一型金氧半場效電晶體進行一第二口袋佈植。其中,該第二閘極結構之方向與該第一閘極結構之方向不同。
本發明所提供之形成半導體元件之方法,能於基板上形成二個不同方向的閘極結構,其透過不同的二道光罩,分別於各閘極結構之兩側施以口袋型佈植,使口袋佈植區形成於源極區及汲極區邊緣。由於口袋型佈植程序僅施加於閘極結構之兩側,故能減緩元件非匹配性的問題。此外,由於閘極結構間之方向不需相同,因此能縮小整體佈局面積,提升晶圓的利用率。
以下將透過實施例來解釋本發明所提供之半導體元件及其形成方法。然而,本發明的實施例並非用以限制本發明須在如實施例所述之任何環境、應用或方式方能實施。因此,關於實施例之說明僅為闡釋本發明之目的,而非用以直接限制本發明。需說明者,以下實施例及圖式中,與本發明非直接相關之元件及程序可能省略而未繪示。
本發明之第一實施例為半導體元件2,請參第2A、2B及2C圖中。第2A圖係描繪半導體元件2之上視圖,第2B圖描繪半導體元件2於參考虛線214處之剖面示意圖,而第2C圖則描繪半導體元件2於參考虛線224處之剖面示意圖。
半導體元件2包含基板210、第一閘極結構、第一側壁子217a、217b、第一源極區212、第一汲極區213、第一輕佈植區219a、219b、第一口袋佈植區215、216、第二閘極結構、第二側壁子227a、227b、 第二源極區222、第二汲極區223、第二輕佈植區229a、229b及第二口袋佈植區225、226。其中,第一閘極結構、第一源極區212、及第一汲極區213形成一第一第一型金氧半場效電晶體之主體,而第二閘極結構、第二源極區222、及第二汲極區223形成一第二第一型金氧半場效電晶體之主體。
第一閘極結構及第二閘極結構分別形成於基板210上之第一區域及第二區域。於第2A圖中,參考虛線218上方為第一區域,而參考虛線218下方為第二區域。第一閘極結構包含第一介電層211a及第一閘極電極211b,而第二閘極結構包含第二介電層221a及第二閘極電極221b。須說明者,第一閘極結構及第二閘極結構之方向不同(亦即,於基板210上,第一閘極電極211b之擺放方向與第二閘極電極221b之擺放方向不同)。於較佳實施態樣中,第一閘極結構於基板210上之擺放方向與第二閘極結構於基板210上之擺放方向呈九十度,如第2A圖之第一閘極電極211b及第二閘極電極221b所示。
接著,對第一第一型金氧半場效電晶體以第一光罩進行第一口袋佈值。具體而言,以第一光罩(未繪示)以來覆蓋第二區域(亦即,參考虛線218下方)及其它非相關區域。之後,第一實施例先後採用一輕佈植(Lightly-Doped Drain;LDD)程序及一口袋佈植(pocket implant or halo implant)程序,由二個方向210a、210b進行輕佈植及口袋型佈植。透過此輕佈植程序,便於基板210內位於第一閘極結構下方之兩側處分別形成第一輕佈植區219a、219b。再者,透過此口袋佈植程序,便於基板210內位於第一輕 佈植區219a、219b之內側邊緣分別形成第一口袋佈植區215、216。
詳細而言,前段所述之口袋佈植程序,可先由方向210a進行口袋型佈植,接著,將基板210水平地旋轉一百八十度,再由方向210b進行口袋型佈植,二者形成第一口袋佈植區215及216。須說明者,於其他實施態樣中,可先由方向210b進行口袋型佈植,再由方向210a進行口袋型佈植。
接著,對第二第一型金氧半場效電晶體以第二光罩進行第二口袋佈值。具體而言,以第二光罩(未繪示)來覆蓋第一區域(亦即,參考虛線218上方)及其它非相關區域。之後,再採用輕佈植程序及口袋佈植程序,由二個方向220a、220b進行輕佈植及口袋型佈植。透過此輕佈植程序,便於基板210內位於第二閘極結構下方之兩側處分別形成第二輕佈植區229a、229b。再者,透過此口袋佈植程序,便於基板210內位於第二輕佈植區229a、229b之內側邊緣分別形成第二口袋佈植區225、226。
詳細而言,前段所述之口袋佈植程序,可先由方向220a進行口袋型佈植,接著,將基板210水平地旋轉一百八十度,再由方向220b進行口袋型佈植,二者形成第二口袋佈植區225及226。須說明者,於其他實施態樣中,可先由方向220b進行口袋型佈植,再由方向220a進行口袋型佈植。
接著,於基板210上位於第一閘極結構之兩側分別形成第一側壁子(spacer)217a、217b,且於基板210上位於第二閘極結構之兩側分別形成第二側壁子227a、227b。之後,透過源極區及汲極佈植程序,將第一源極區212及第一汲極區213分別形成於基板 210內位於第一輕佈植區219a、219b之外側。同理,透過源極區及汲極佈植程序,將第二源極區222及第二汲極區223分別形於基板210內位於第一輕佈植區229a、229b之外側。
於一實施例中,以第一光罩進行之口袋佈植所施加的角度與以第二光罩進行之第二口袋佈植施加的角度實質上呈九十度。此外,於一實施例中,第一閘極結構與第二閘極結構係由同一型離子摻雜而成。具體而言,若第一閘極結構、第一源極區212、第一汲極區213、第一輕佈植區219a、219b、第二閘極結構、第二源極區222、第二汲極區223及第二輕佈植區229a、229b由第一型離子摻雜而成,則第一口袋佈植區215、216及第二口袋佈植區225、226由第二型離子摻雜而成。其中,第一型離子可為P型離子或N型離子中之任一種,而第二型離子則為P型離子或N型離子中之另一種。
由上述說明可知,第一實施例之半導體元件2上形成有二個不同方向的閘極結構(亦即第一閘極結構及第二閘極結構)。由於第一閘極結構及第二閘極結構之擺放方向不同,因此能縮小整體的佈局面積。此外,口袋佈植程序係施加於第一閘極結構及第二閘極結構之兩側(或說第一閘極結構與第一源極區212及第一汲極區213所形成的第一通道兩端,以及第二閘極結構與第二源極區222及第二汲極區223所形成的第二通道兩端),故能減少半導體元件2之非匹配性問題。
本發明之第二實施例為例示性晶圓3,其上視圖係描繪於第3圖。首先,於基板30上之區域36a、36b、36c、36d分別形成複 數個第一N型閘極結構31、複數個第二N型閘極結構32、複數個第一P型閘極結構33及複數個第二P型閘極結構34。N型閘極結構31與N型閘極結構32之方向呈九十度,且P型閘極結構33與P型閘極結構34之方向呈九十度。
接著,以一光罩覆蓋區域36b、36c、36d,再以輕佈植程序於基板30內位於第一N型閘極結構31下方之兩側處分別形成N型離子之輕佈植區(未繪示),且以口袋佈植程序於前述輕佈植區內側邊緣分別形成P型離子之口袋佈植區(未繪示)。
類似的,以一光罩覆蓋區域36a、36c、36d及其它非相關區域,再以輕佈植程序於基板30內位於第二N型閘極結構32下方之兩側處分別形成N型離子之輕佈植區(未繪示),且以口袋佈植程序於前述輕佈植區內側邊緣分別形成P型離子之口袋佈植區(未繪示)。
之後,以一光罩覆蓋區域36a、36b、36d及其它非相關區域,再以輕佈植程序於基板30內位於第一P型閘極結構33下方之兩側處分別形成P型離子之輕佈植區(未繪示),且以口袋佈植程序於前述輕佈植區內側邊緣分別形成N型離子之口袋佈植區(未繪示)。
類似的,以一光罩覆蓋區域36b、36c、36d,再以輕佈植程序於基板30內位於第二P型閘極結構34下方之兩側處分別形成P型離子之輕佈植區(未繪示),且以口袋佈植程序於前述輕佈植區內側邊緣分別形成N型離子之口袋佈植區(未繪示)。
然後,於基板30上位於各第一N型閘極結構31之兩側、各第二N型閘極結構32之兩側、各第一P型閘極結構33之兩側及各第二P型閘極結構之兩側分別形成側壁子。之後,以一光罩覆蓋區域36c、36d,以於基板30內位於第一N型閘極結構31及第二N型閘極結構32之輕佈植區之外側形成源極區及汲極區。類似的,以一光罩覆蓋區域36a、36b,以於基板30內位於第一P型閘極結構33及第二P型閘極結構34之輕佈植區之外側形成源極區及汲極區。
透過上述程序,第二實施例之例示性晶圓3上便形成有不同方向的N型金氧半場效電晶體(N-Type Metal-Oxide-Semiconductor Field-Effect Transistor,NMOS)及不同方向的P型金氧半場效電晶體(P-Type Metal-Oxide-Semiconductor Field-Effect Transistor,PMOS),因此能縮小整體的佈局面積,有效地利用晶圓3之空間。一片晶圓或一個小面積的佈局區域若僅能以單一方向擺放閘極結構其晶圓或面積的使用率將受限,40奈米以下若能以不同的光罩來擺放不同方向的閘極結構將可大幅改善晶圓或面積的使用率。
本發明之第三實施例為一種形成半導體元件之方法,其流程圖係描繪於第4A、4B及4C圖。
首先,此方法執行步驟S401,於基板上之一第一區域及一第二區域分別形成第一閘極結構及第二閘極結構。須說明者,第一閘極結構之方向與第二閘極結構之方向不同。於較佳的情況,第一閘極結構之方向與第二閘極結構之方向呈九十度。
接著執行步驟S403,以第一光罩覆蓋該第二區域及其它非相關 區域。於步驟S405中,以輕佈植程序,於基板內位於第一閘極結構下方之兩側處,分別形成一第一輕佈植區。之後,於步驟S407中,以口袋佈植程序,於各第一輕佈植區內側邊緣分別形成第一口袋佈植區。
進一步言,步驟S407可由步驟S407a、S407b及S407c來達成。於步驟S407a中,此方法以口袋佈植程序,於該等第一輕佈植區其中之一之內側邊緣形成一第一口袋佈植區。接著,於步驟S407b中,將基板水平地旋轉一百八十度。隨後,於步驟S407c,此方法以口袋佈植程序,於該等第一輕佈植區其中之另一之內側邊緣形成另一第一口袋佈植區。
之後,執行步驟S409,以第二光罩覆蓋第一區域及其它非相關區域。於形成第二光罩後,此方法執行步驟S411以便以輕佈植程序,於基板內位於第二閘極結構下方之兩側處,分別形成一第二輕佈植區。接著,再執行步驟S413,以口袋佈植程序,於各第二輕佈植區內側邊緣分別形成一第二口袋佈植區。於較佳實施態樣中,步驟S413之口袋佈植程序所施加的角度與步驟S407之口袋佈植施加的角度實質上呈九十度。
進一步言,步驟S413可由步驟S413a、S413b及S413c來達成。於步驟S413a中,此方法以口袋佈植程序,於該等第二輕佈植區其中之一之內側邊緣,形成一第二口袋佈植區。接著,於步驟S413b中,將基板水平地旋轉一百八十度。隨後,於步驟S413c,此方法以口袋佈植程序,於該等第二輕佈植區其中之另一之內側邊緣,形成另一第二口袋佈植區。
之後,於步驟S415中,於基板上位於第一閘極結構之兩側分別形成第一側壁子,且於基板上位於第二閘極結構之兩側分別形成第二側壁子。接著,於步驟S417中,以一源極區及汲極佈植程序,於基板內位於該等第一輕佈植區之外側形成一第一源極區及一第一汲極區,且於基板內位於該等第二輕佈植區之外側形成一第二源極區及一第二汲極區。
須說明者,前述第一閘極結構、第一源極區及第一汲極區形成一第一第一型金氧半場效電晶體之主體,而第二閘極結構、第二源極區及第二汲極區形成一第二第一型金氧半場效電晶體之主體。前述步驟S407可視為以第一光罩對第一第一型金氧半場效電晶體進行第一口袋佈植。此外,第一口袋佈植施加於第一閘極結構與第一源極區及第一汲極區所形成的第一通道兩端。類似的,前述步驟S413可視為以第二光罩對第二第一型金氧半場效電晶體進行第二口袋佈植。此外,第二口袋佈植施加於第二閘極結構與第二源極區及第二汲極區所形成的第二通道兩端。
此外,於一實施例中,第一閘極結構與第二閘極結構由同一型離子摻雜而成。具體而言,若第一閘極結構、第一輕佈植區、第一源極區、第一汲極區、第二閘極結構、第二輕佈植區、第二源極區及第二汲極區由第一型離子摻雜而成,則第一口袋佈植區及第二口袋佈植區由第二型離子摻雜而成。其中,第一型離子可為P型離子或N型離子中之任一種,而第二型離子則為P型離子或N型離子中之另一種。
透過本發明所提供之形成半導體元件之方法,能於基板上形成 二個不同方向的閘極結構,再透過二道光罩,分別於各閘極結構之兩側施以口袋型佈植,使口袋佈植區形成於源極區及汲極區下方。由於口袋型佈植程序僅施加於閘極結構之兩側(或說通道之兩端),故能減緩元件之非匹配性的問題。此外,由於閘極結構間之方向不需相同,因此能縮小整體佈局面積,提升晶圓的利用率。
由於半導體製程可能超過幾百道程序,上述之實施例僅用來例舉本發明之實施態樣,以及闡釋本發明之技術特徵,並非用來限制本發明之保護範疇。任何熟悉此技術者可輕易完成之改變或均等性之安排均屬於本發明所主張之範圍,本發明之權利保護範圍應以申請專利範圍為準。
1‧‧‧半導體元件
10a‧‧‧方向
10b‧‧‧方向
10c‧‧‧方向
10d‧‧‧方向
11‧‧‧閘極結構
11a‧‧‧介電層
11b‧‧‧閘極電極
12‧‧‧源極區
13‧‧‧汲極區
14‧‧‧參考虛線
15‧‧‧口袋佈植區
16‧‧‧口袋佈植區
2‧‧‧半導體元件
210‧‧‧基板
210a‧‧‧方向
210b‧‧‧方向
211a‧‧‧第一介電層
211b‧‧‧第一閘極電極
212‧‧‧第一源極區
213‧‧‧第一汲極區
214‧‧‧參考虛線
215‧‧‧第一口袋佈植區
216‧‧‧第一口袋佈植區
217a‧‧‧第一側壁子
217b‧‧‧第一側壁子
218‧‧‧參考虛線
219a‧‧‧第一輕佈植區
219b‧‧‧第一輕佈植區
220a‧‧‧方向
220b‧‧‧方向
221a‧‧‧第二介電層
221b‧‧‧第二閘極電極
222‧‧‧第二源極區
223‧‧‧第二汲極區
224‧‧‧參考虛線
225‧‧‧第二口袋佈植區
226‧‧‧第二口袋佈植區
227a‧‧‧第二側壁子
227b‧‧‧第二側壁子
229a‧‧‧第二輕佈植區
229b‧‧‧第二輕佈植區
3‧‧‧晶圓
30‧‧‧基板
31‧‧‧第一N型閘極結構
32‧‧‧第二N型閘極結構
33‧‧‧第一P型閘極結構
34‧‧‧第二P型閘極結構
36a‧‧‧區域
36b‧‧‧區域
36c‧‧‧區域
36d‧‧‧區域
第1A圖係描繪習知半導體元件之上視圖;第1B圖係描繪習知半導體元件於參考虛線14處之剖面示意圖;第2A圖係描繪第一實施例之半導體元件之上視圖;第2B圖係描繪第一實施例之半導體元件於參考虛線214處之剖面示意圖;第2C圖係描繪第一實施例之半導體元件於參考虛線224處之剖面示意圖;第3圖係描繪本發明之第二實施例之例示性晶圓3;以及第4A、4B及4C圖係描繪本發明之第三實施例之流程圖。
2‧‧‧半導體元件
210‧‧‧基板
210a‧‧‧方向
210b‧‧‧方向
211b‧‧‧第一閘極電極
212‧‧‧第一源極區
213‧‧‧第一汲極區
214‧‧‧參考虛線
218‧‧‧參考虛線
220a‧‧‧方向
220b‧‧‧方向
221b‧‧‧第二閘極電極
222‧‧‧第二源極區
223‧‧‧第二汲極區
224‧‧‧參考虛線

Claims (10)

  1. 一種半導體元件,形成於一基板上,包含:一第一第一型金氧半場效電晶體,具有形成於該基板上之一第一閘極結構、一第一源極區、及一第一汲極區;以及一第二第一型金氧半場效電晶體,具有形成於該基板上之一第二閘極結構、一第二源極區、及一第二汲極區;其中,該第一第一型金氧半場效電晶體以一第一光罩進行一第一口袋佈植,該第二第一型金氧半場效電晶體以一第二光罩進行一第二口袋佈植,且該第二閘極結構之方向與該第一閘極結構之方向不同。
  2. 如請求項1所述之半導體元件,其中該第一閘極結構之方向與該第二閘極結構之方向實質上呈九十度。
  3. 如請求項1所述之半導體元件,其中該第一口袋佈植施加於該第一閘極結構與該第一源極區及該第一汲極區所形成的第一通道兩端。
  4. 如請求項3所述之半導體元件,其中該第二口袋佈植施加於該第二閘極結構與該第二源極區及該第二汲極區所形成的第二通道兩端
  5. 如請求項4所述之半導體元件,其中以該第一光罩進行之該第一口袋佈植所施加的角度與以該第二光罩進行之該第二口袋佈植施加的角度實質上呈九十度。
  6. 一種於一基板上形成半導體元件之方法,包含下列步驟:於該基板上形成一第一第一型金氧半場效電晶體,該第一第一型金氧半場效電晶體具有一第一閘極結構、一第一源極區 及一第一汲極區;於該基板上形成一第二第一型金氧半場效電晶體,該第二第一型金氧半場效電晶體具有一第二閘極結構、一第二源極區及一第二汲極區;以一第一光罩對該第一第一型金氧半場效電晶體進行一第一口袋佈植;以及以一第二光罩對該第二第一型金氧半場效電晶體進行一第二口袋佈植;其中,該第二閘極結構之方向與該第一閘極結構之方向不同。
  7. 如請求項6所述之方法,其中該第一閘極結構之方向與該第二閘極結構之方向實質上呈九十度。
  8. 如請求項6所述之方法,其中該第一口袋佈植施加於該第一閘極結構與該第一源極區及該第一汲極區所形成的一第一通道兩端。
  9. 如請求項8所述之方法,其中該第二口袋佈植施加於該第二閘極結構與該第二源極區及該第二汲極區所形成的一第二通道兩端
  10. 如請求項9所述之方法,其中以該第一光罩進行之該第一口袋佈植所施加的角度與以該第二光罩進行之該第二口袋佈植施加的角度實質上呈九十度。
TW101127545A 2012-07-31 2012-07-31 半導體元件及其形成方法 TWI466296B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW101127545A TWI466296B (zh) 2012-07-31 2012-07-31 半導體元件及其形成方法
US13/954,726 US9373508B2 (en) 2012-07-31 2013-07-30 Semiconductor device and fabricating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101127545A TWI466296B (zh) 2012-07-31 2012-07-31 半導體元件及其形成方法

Publications (2)

Publication Number Publication Date
TW201405812A TW201405812A (zh) 2014-02-01
TWI466296B true TWI466296B (zh) 2014-12-21

Family

ID=50024639

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101127545A TWI466296B (zh) 2012-07-31 2012-07-31 半導體元件及其形成方法

Country Status (2)

Country Link
US (1) US9373508B2 (zh)
TW (1) TWI466296B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11961909B2 (en) * 2022-03-03 2024-04-16 Renesas Electronics Corporation Semiconductor device including a MISFET and method of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200520142A (en) * 2003-12-02 2005-06-16 Chee-Wee Liu A CMOS utilizing a special layout direction
TW201125043A (en) * 2010-01-12 2011-07-16 Taiwan Semiconductor Mfg FinFET LDD and source drain implant technique

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010046740A1 (en) * 2000-05-23 2001-11-29 Youngmin Kim Low cost solution to integrate two different mosfet designs on a chip
US7635920B2 (en) * 2006-02-23 2009-12-22 Freescale Semiconductor, Inc. Method and apparatus for indicating directionality in integrated circuit manufacturing
US7449753B2 (en) 2006-04-10 2008-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Write margin improvement for SRAM cells with SiGe stressors
US20080179691A1 (en) * 2007-01-30 2008-07-31 Kamel Benaissa Device Having Pocketless Regions and Method of Making the Device
US20090170259A1 (en) * 2007-12-28 2009-07-02 Texas Instruments Incorporated Angled implants with different characteristics on different axes

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200520142A (en) * 2003-12-02 2005-06-16 Chee-Wee Liu A CMOS utilizing a special layout direction
TW201125043A (en) * 2010-01-12 2011-07-16 Taiwan Semiconductor Mfg FinFET LDD and source drain implant technique

Also Published As

Publication number Publication date
US20140035049A1 (en) 2014-02-06
US9373508B2 (en) 2016-06-21
TW201405812A (zh) 2014-02-01

Similar Documents

Publication Publication Date Title
US20130045577A1 (en) Manufacturing method of high voltage device
US9634126B2 (en) Formation of high quality Fin in 3D structure by way of two-step implantation
CN105161459A (zh) 低温多晶硅阵列基板及其制作方法
US20130270634A1 (en) High voltage device and manufacturing method thereof
JPH10189972A (ja) 半導体素子及びその製造方法
TWI466296B (zh) 半導體元件及其形成方法
CN102637600B (zh) Mos器件制备方法
CN108470680B (zh) 半导体结构的制作方法
CN102737995A (zh) 半导体器件的制作方法
US9343538B2 (en) High voltage device with additional isolation region under gate and manufacturing method thereof
TWI577021B (zh) 橫向擴散金氧半電晶體元件及其製造方法
CN112259460B (zh) Mos器件的制作方法及其版图
TWI503892B (zh) 高壓元件及其製造方法
CN104810288A (zh) 一种dmos器件的制造方法
TW200849482A (en) Device having pocketless regions and method of making the device
US10727130B2 (en) Semiconductor device and fabrication method thereof
CN107919280B (zh) 不同电压器件的集成制造方法
TWI484634B (zh) 隔離元件及其製造方法
US20130256846A1 (en) Semiconductor Overlapped PN Structure and Manufacturing Method Thereof
CN105023831B (zh) Cmos工艺中多晶硅电阻的制造方法
KR20130073776A (ko) 횡형 디모스 트랜지스터 및 이의 제조방법
CN111128700A (zh) 半导体器件的制备方法及半导体器件
TW201407689A (zh) 高壓空乏型金屬氧化物半導體元件之製造方法
US20120280320A1 (en) High voltage device and manufacturing method thereof
CN102427063A (zh) 一种抑制cmos短沟道效应的方法