CN101728264B - 控制源/漏结电容的方法和pmos晶体管的形成方法 - Google Patents
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Abstract
一种控制源/漏结电容的方法和PMOS晶体管的形成方法，所述控制源/漏结电容的方法包括：提供半导体衬底，所述半导体衬底包括待形成的晶体管的沟道区；在所述沟道区内进行阈值电压注入调整阈值电压，通过调节所述阈值电压注入的离子、能量和剂量控制所述晶体管的源/漏结电容。所述方法可以优化晶体管的源/漏结电容，以将结电容控制在预定要求的范围内。
Description
技术领域
本发明涉及半导体工艺，特别是涉及一种控制源/漏结电容的方法和PMOS晶体管的形成方法。
背景技术
在当今超大规模集成电路(VLSI)技术中，工作速度和功耗是衡量系统性能的两大关键参数。特别是对于便携式电子设备来说，为了省电，系统功耗要求越低越好。一种提高系统工作速度同时又降低系统功耗的方法是减少芯片的各晶体管的输出负载。
以金属氧化物半导体场效应晶体管(MOSFET)为例，在晶体管的形成工艺中，由于源/漏(S/D)注入和阱/阈值电压(well/threshold)注入会在晶体管的源/漏区域形成结(junction)，由此形成了寄生负载电容(即结电容)，例如，在图1所示的互补金属氧化物半导体(CMOS)反相器的输出端OUT即形成有结电容Cj0。
晶体管的源/漏结电容直接影响了系统的工作速度和功耗，减小源/漏结电容可以提高工作速度并且降低功耗。进一步，随着源/漏结电容的减小，结漏电流也随之减小，进而使得功耗进一步地降低。
目前，在集成电路的制造工艺中，对于晶体管的源/漏结电容都有严格的要求，因此，需要使用有效的方法来减小晶体管的源/漏结电容，以将源/漏结电容控制在要求的范围内。
在申请号为03136988.X、200610004329.0、200610116470.X等中国发明专利申请中可以找到一些与减小源/漏结电容有关的方法。
发明内容
本发明解决的问题是，提供一种控制源/漏结电容的方法和PMOS晶体管的形成方法，以减小晶体管的源/漏结电容。
为解决上述问题，本发明实施方式提供一种控制源/漏结电容的方法，包括：提供半导体衬底，所述半导体衬底包括待形成的晶体管的沟道区；在所述沟道区内进行阈值电压注入调整阈值电压，通过调节所述阈值电压注入的离子、能量和剂量控制所述晶体管的源/漏结电容。
可选的，所述晶体管的源/漏结电容根据下述关系控制：在所述阈值电压注入的离子确定的情况下，所述源/漏结电容随注入的能量和剂量的增大而减小。
可选的，所述阈值电压注入的离子为砷离子，注入的能量范围为60至90KeV、剂量范围为4E12至1.2E13/cm2。
可选的，在阈值电压注入后，还包括进行第一离子注入形成源/漏扩展区和进行第二离子注入形成源/漏极。
可选的，所述第二离子为硼离子，所述第二离子注入的能量为5KeV、剂量范围为6E13至7E13/cm2。
可选的，所述第二离子为硼离子，所述第二离子注入的能量范围为6至7KeV、剂量范围为3E13至5E13/cm2。
为解决上述问题，本发明实施方式还提供一种PMOS晶体管的形成方法，包括下述步骤：
提供半导体衬底，所述半导体衬底包括待形成的PMOS晶体管的沟道区；
在所述沟道区内进行阈值电压注入调整PMOS晶体管的阈值电压，通过调节所述阈值电压注入的离子、能量和剂量控制所述PMOS晶体管的源/漏结电容；
在半导体衬底上形成PMOS晶体管的栅极结构；
进行第一离子注入形成源/漏扩展区；
在所述栅极结构两侧形成侧墙；
进行第二离子注入形成PMOS晶体管的源/漏极。
上述技术方案通过调节阈值电压注入的离子、能量和剂量可以产生杂质补偿效应，并利用杂质补偿效应来优化晶体管的源/漏结电容，以将结电容控制在预定要求的范围内。
附图说明
图1是在CMOS反相器的输出端形成有结电容的电路示意图；
图2是PMOS晶体管的源/漏结电容随阈值电压注入的离子、能量和剂量变化的趋势图；
图3是阈值电压注入的离子为磷离子时所得到的杂质浓度的变化趋势图；
图4是阈值电压注入的离子为砷离子时所得到的杂质浓度的变化趋势图；
图5是本发明实施方式的控制源/漏结电容的方法的流程图；
图6是本发明实施方式的PMOS晶体管的形成方法的流程图；
图7至12是本发明实施方式的PMOS晶体管的形成方法的结构示意图。
具体实施方式
本发明实施方式在晶体管的形成工艺中，通过调节阈值电压注入(VtImplant)的离子、能量和剂量来减小晶体管的源/漏结电容，以将结电容控制在预定要求的范围内。
在晶体管的形成工艺中，Vt注入是用来调整晶体管的阈值电压的，通过调节Vt注入的条件，例如离子种类、能量和/或剂量，可以使得晶体管的阈值电压满足预定的要求。对于PMOS晶体管而言，Vt注入的离子为n型离子，例如磷(P)离子、砷(As)离子；对于NMOS晶体管而言，Vt注入的离子为p型离子，例如硼(B)离子、铟(In)离子。通常认为，增大Vt注入的能量和/或剂量，晶体管的源/漏结电容会增大，但通过模拟(Simulation)发现，晶体管的源/漏结电容并不一定随着能量和/或剂量增大而增大。
以PMOS晶体管为例，请参考图2，其是用Synopsys公司的SProcess和SDevice软件模拟得到的PMOS晶体管的源/漏结电容Cj0与Vt注入的离子、能量和剂量变化的趋势，设使用图中所示的Vt注入的离子、能量和剂量可以使晶体管的阈值电压满足预定的要求。图中，实线L11、L12和L13表示注入的离子为磷离子，注入剂量分别为4E12/cm2、8E12/cm2和1.2E13/cm2；虚线L21、L22和L23表示注入的离子为砷离子，注入剂量分别为4E12/cm2、8E12/cm2和1.2E13/cm2。
从图2可以看到，如果注入的离子为磷离子，随着注入能量的增大，结电容Cj0先增大，然后基本保持不变；或者，随着注入剂量的增大，结电容Cj0增大。而如果注入的离子为砷离子，在图示区域A0的范围内，随着注入能量和剂量的增大，结电容Cj0是减小的；在区域A0的范围外，随着注入能量和/或剂量的增大，结电容Cj0基本保持不变或者基本上是增大的。
因此，选择Vt注入的离子以及适当地选取注入的能量和剂量范围，可以优化晶体管产生的源/漏结电容Cj0，即将结电容Cj0控制在预定要求的范围内，并且，在此能量和剂量范围内，结电容Cj0基本上是随着能量和剂量的增大而减小的。
表1可以说明上述图2的模拟结果是可信的，表1中，注入条件为A40K2.6E12表示：Vt注入的离子为砷离子，注入能量为40KeV，注入剂量为2.6E12/cm2；注入条件为A40K4E12表示：Vt注入的离子为砷离子，注入能量为40KeV，注入剂量为4E12/cm2。
表1
从表1可以看到，利用软件进行模拟得到的结果和对样品的进行测量得到的实际结果非常接近。
适当地控制Vt注入的条件，可以产生杂质补偿效应(DCE，DopingCompensation Effect)。下面结合附图说明DCE，图3和图4是用Synopsys公司的SProcess软件模拟得到的，其中，图3是Vt注入的离子为磷离子时所得到的杂质浓度的变化趋势图；图4是Vt注入的离子为砷离子时所得到的杂质浓度的变化趋势图。
图3和4中，线L31和线L41是受主杂质浓度(AD，Acceptor DopingConcentration)，线L32、L33、L34、L35和L42、L43、L44、L45是不同能量和剂量下得到的施主杂质浓度(Donor Doping Concentration)；净掺杂浓度(ND，Net Doping Concentration)与受主杂质浓度和施主杂质浓度的关系是ND＝|DD-AD|。对于PMOS晶体管，受主杂质是p型离子(源漏离子)注入形成的，施主杂质是n型离子(包括Vt、阱和晕环(Halo))注入形成的。
影响结电容的是PN结两边(即p区和n区)的净掺杂浓度，如果两边的净掺杂浓度都高则结电容大，如果两边的净掺杂浓度都低则结电容小。对于PMOS晶体管，一般只关注施主杂质浓度在PN结的大小，因为p区的p型离子注入形成的受主杂质浓度远高于n型离子注入形成的施主杂质浓度，所以要降低结电容就只能降低n区的净掺杂浓度(即施主杂质浓度)，一般来说，降低n区的施主杂质浓度也会降低p区的施主杂质浓度，由此p区的净掺杂浓度会增加，但由于p区的净掺杂浓度增加得不多，而n区的净掺杂浓度降低得多，因此净掺杂浓度总体上会降低，进而结电容就会降低。但是，在特定的注入条件下，如果增加p区的施主杂质浓度，同时控制n区的施主杂质浓度不增加或不增加太多，那么净掺杂浓度总体上会降低，进而结电容就会降低，这就是所谓的DCE。所述特定的注入条件是指注入特定的离子，并且注入的能量、剂量在特定的范围内。图4所示净掺杂浓度的曲线反映了DCE，图中，各曲线的拐点(即PN结)的左边为p区，右边为n区，可以看到p区的净掺杂浓度随能量和剂量的增加而降低得多，n区的净掺杂浓度随能量和剂量的增加而增加得少，因此净掺杂浓度总体上随能量和剂量的增加会降低。而在图3中，p区的净掺杂浓度随能量和剂量的增加而降低得少，n区的净掺杂浓度随能量和剂量的增加而增加得多，因此净掺杂浓度总体上随能量和剂量的增加会增加。
应用上述的DCE，本发明实施方式的控制源/漏结电容的方法如图5所示，包括：
步骤S11，提供半导体衬底，所述半导体衬底包括待形成的晶体管的沟道区；
步骤S12，在所述沟道区内进行Vt注入调整阈值电压，通过调节所述Vt注入的离子、能量和剂量控制所述晶体管的源/漏结电容。也就是说，适当地选择注入的离子、能量和剂量，以将晶体管的源/漏结电容控制在预定要求的范围内。
所述晶体管的源/漏结电容根据下述关系控制：在所述阈值电压注入的离子确定的情况下，所述源/漏结电容随注入的能量和剂量的增大而减小。
在一个实施例中，参考图2，对于PMOS晶体管，如果要求结电容Cj0小于约1.15fF/μm2，根据上述关系，可以选择Vt注入的离子为砷离子，注入的能量范围为60至80KeV、剂量范围为4E12至1.2E13/cm2。另外，在注入的剂量为1.2E13/cm2、注入的能量在80至90KeV范围内，虽然结电容Cj0随注入的能量增大而增大，但结电容Cj0的大小仍符合要求，因此，可以将注入的能量范围扩大为60至90KeV。另外，对于NMOS晶体管，同样也可以选择合适的Vt注入的离子、能量和剂量范围，以将源/漏结电容Cj0控制在预定要求的范围内。
如果结合晶体管的Vt注入和源漏注入的条件，可以得到更好的效果，即可以更好地对源/漏结电容进行优化。所述晶体管的源漏注入包括：进行第一离子注入形成源/漏扩展区和进行第二离子注入形成源/漏极。在一个实施例中，所述第二离子为硼离子，注入的能量为5KeV、剂量范围为6E13至7E13/cm2；在另一个实施例中，所述第二离子为硼离子，所述第二离子注入的能量范围为6至7KeV、剂量范围为3E13至5E13/cm2。
根据上述控制源/漏结电容的方法，本发明实施方式的PMOS晶体管的形成方法如图6所示，包括：
步骤S21，提供半导体衬底，所述半导体衬底包括待形成的PMOS晶体管的沟道区；
步骤S22，在所述沟道区内进行阈值电压注入调整PMOS晶体管的阈值电压，通过调节所述阈值电压注入的离子、能量和剂量控制所述PMOS晶体管的源/漏结电容；
步骤S23，在半导体衬底上形成PMOS晶体管的栅极结构；
步骤S24，进行第一离子注入形成源/漏扩展区；
步骤S25，在所述栅极结构两侧形成侧墙(Spacer)；
步骤S26，进行第二离子注入形成PMOS晶体管的源/漏极。
下面结合图6和图7至12对上述各步骤做进一步地说明。
请参考图6和图7，执行步骤S21，提供半导体衬底10，所述半导体衬底包括待形成的PMOS晶体管的沟道区100。
请参考图6和图8，执行步骤S22，在所述沟道区100内进行Vt注入调整PMOS晶体管的阈值电压，通过调节所述Vt注入的离子、能量和剂量控制所述PMOS晶体管的源/漏结电容。所述Vt注入的离子、能量和剂量使晶体管的阈值电压满足预定的要求，并且将源/漏结电容控制在预定要求的范围内。选择Vt注入的离子以及选取注入的能量和剂量范围可以根据下述关系来确定：在所述Vt注入的离子确定的情况下，所述源/漏结电容随注入的能量和剂量的增大而减小。在一个实施例中，所述Vt注入的离子为砷离子，砷离子注入的能量范围为60至90KeV，例如，注入的能量可以为60KeV、70KeV、80KeV、90KeV等；砷离子注入的剂量范围为4E12至1.2E13/cm2，例如，注入的剂量可以为4E12/cm2、5E12/cm2、6E12/cm2、7E12/cm2、8E12/cm2、9E12/cm2、1.2E13/cm2等。
请参考图6和图9，执行步骤S23，在半导体衬底10上形成PMOS晶体管的栅极结构，所述栅极结构包括栅介质层11和栅极12。在半导体衬底上生长氧化层，所述氧化层作为PMOS晶体管的栅介质层11；在所述栅介质层11上沉积多晶硅层，所述多晶硅层作为PMOS晶体管的栅极12。
请参考图6和图10，执行步骤S24，进行第一离子注入形成源/漏扩展区13。在半导体衬底10内进行第一离子注入形成低掺杂源/漏扩展区13，所述第一离子为p型离子。
请参考图6和图11，执行步骤S25，在所述栅极结构两侧形成侧墙14。在栅介质层11和栅极12的两侧形成侧墙14。
请参考图6和图12，执行步骤S26，进行第二离子注入形成PMOS晶体管的源/漏极15、16。在半导体衬底10内进行第二离子注入形成重掺杂源区15、漏区16，所述第二离子为p型离子。在一个实施例中，所述第二离子为硼离子，硼离子注入的能量为5KeV；硼离子注入的剂量范围为6E13至7E13/cm2，例如，注入的剂量可以为6E13/cm2、6.2E13/cm2、6.4E13/cm2、6.6E13/cm2、6.8E13/cm2、7E13/cm2等。在另一个实施例中，所述第二离子为硼离子，硼离子注入的能量范围为6至7KeV，例如，注入的能量可以为6KeV、6KeV、6.5KeV、7KeV等；硼离子注入的剂量范围为3E13至5E13/cm2，例如，注入的剂量可以为3E13/cm2、3.5E13/cm2、4E13/cm2、4.5E13/cm2、5E13/cm2等。
本发明实施方式是通过调节Vt注入的条件(包括注入的离子、能量和剂量)来优化晶体管的源/漏结电容。在其它的实施方式中，也可以结合Vt注入条件和其它离子注入条件，例如Halo注入的离子、能量和剂量，以此来优化晶体管的源/漏结电容。
上述技术方案通过调节阈值电压注入的离子、能量和剂量可以产生杂质补偿效应，杂质补偿效应使得PN结两边的净掺杂浓度降低，因此，利用杂质补偿效应可以优化晶体管的源/漏结电容，以将结电容控制在预定要求的范围内。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (7)
1.一种控制源/漏结电容的方法，包括：
提供半导体衬底，所述半导体衬底包括待形成的晶体管的沟道区；
在所述沟道区内进行阈值电压注入调整阈值电压，
其特征在于，
通过调节所述阈值电压注入的离子、能量和剂量控制所述晶体管的源/漏结电容，在所述阈值电压注入的离子确定的情况下，所述源/漏结电容随注入的能量和剂量的增大而减小，所述阈值电压注入的离子为砷离子，注入的能量范围为60至90KeV、剂量范围为4E12至1.2E13/cm2。
2.如权利要求1所述的控制源/漏结电容的方法，其特征在于，在阈值电压注入后，还包括进行第一离子注入形成源/漏扩展区和进行第二离子注入形成源/漏极。
3.如权利要求2所述的控制源/漏结电容的方法，其特征在于，所述第二离子为硼离子，所述第二离子注入的能量为5KeV、剂量范围为6E13至7E13/cm2。
4.如权利要求2所述的控制源/漏结电容的方法，其特征在于，所述第二离子为硼离子，所述第二离子注入的能量范围为6至7KeV、剂量范围为3E13至5E13/cm2。
5.一种PMOS晶体管的形成方法，包括下述步骤：
提供半导体衬底，所述半导体衬底包括待形成的PMOS晶体管的沟道区；
在所述沟道区内进行阈值电压注入调整PMOS晶体管的阈值电压；
在半导体衬底上形成PMOS晶体管的栅极结构；
进行第一离子注入形成源/漏扩展区；
在所述栅极结构两侧形成侧墙；
进行第二离子注入形成PMOS晶体管的源/漏极，
其特征在于，通过调节所述阈值电压注入的离子、能量和剂量控制所述PMOS晶体管的源/漏结电容，在所述阈值电压注入的离子确定的情况下，所述源/漏结电容随注入的能量和剂量的增大而减小，所述阈值电压注入的离子为砷离子，注入的能量范围为60至90KeV、剂量范围为4E12至1.2E13/cm2。
6.如权利要求5所述的PMOS晶体管的形成方法，其特征在于，所述第二离子为硼离子，所述第二离子注入的能量为5KeV、剂量范围为6E13至7E13/cm2。
7.如权利要求5所述的PMOS晶体管的形成方法，其特征在于，所述第二离子为硼离子，所述第二离子注入的能量范围为6至7KeV、剂量范围为3E13至5E13/cm2。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN1286495A (zh) * | 1999-07-22 | 2001-03-07 | 国际商业机器公司 | 具有可独立调节参数的晶体管的结构与工艺集成 |
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