CN1286495A - 具有可独立调节参数的晶体管的结构与工艺集成 - Google Patents

具有可独立调节参数的晶体管的结构与工艺集成 Download PDF

Info

Publication number
CN1286495A
CN1286495A CN00120498A CN00120498A CN1286495A CN 1286495 A CN1286495 A CN 1286495A CN 00120498 A CN00120498 A CN 00120498A CN 00120498 A CN00120498 A CN 00120498A CN 1286495 A CN1286495 A CN 1286495A
Authority
CN
China
Prior art keywords
technology
doping
grid structure
layer
base wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN00120498A
Other languages
English (en)
Other versions
CN1148791C (zh
Inventor
拉马·迪瓦卡鲁尼
杰弗里·P·甘比诺
杰克·A·曼德尔曼
拉杰西·林戈拉简
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Infineon Technologies North America Corp
Original Assignee
International Business Machines Corp
Infineon Technologies North America Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp, Infineon Technologies North America Corp filed Critical International Business Machines Corp
Publication of CN1286495A publication Critical patent/CN1286495A/zh
Application granted granted Critical
Publication of CN1148791C publication Critical patent/CN1148791C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

修正半导体器件的工艺规则来提供双功函数掺杂,降低了热预算和硼渗透,缓解了对可高度回流介电材料的要求,方便了源—漏(S－D)和卤素注入剂的使用。在提供低的S－D结电容和漏电以及抗热载流子效应的情况下,还提供了能够抑制短沟道效应的横向掺杂分布的结构和工艺。能够制作无边界接触,可降低接触柱到栅导体的电容。能够与栅导体掺杂无关地对S－D结进行掺杂,更容易获得各种各样的MOSFET结构。

Description

具有可独立调节参数 的晶体管的结构与工艺集成
本发明一般是为了制造半导体，更确切地说是为了制造MOSFET(金属氧化物半导体场效应晶体管)器件。
已经发现，在实践中，由于大量的考虑和相互竞争的因素而使调节已知的MOSFET的结构和工艺的能力复杂化。为了解决一个特殊问题而开发一种增强的结构与工艺的需求，常常导致出现原先不成问题的其它问题。例如，含卤素的注入掺杂剂常常被用来提供源-漏(S-D)扩散区周围的增强的沟道掺杂区(例如，卤化硼常常被用于NMOSFET的N+S-D扩散区周围)。但实际上，为了抑制短沟道衰减而对沟道高掺杂(包括高的含卤素的注入掺杂)的要求，能够导致增大的结漏电、高的结电容和热载流子退化。作为另一个例子，对双功函数栅导体的日益增大的需求能够导致额外的工艺集成复杂性(为了避免硼渗透通过栅导体)。
新近越来越希望的相邻栅导体之间的间隔具有更高的形状比，还引起其它的一些问题。对更高的形状比的需求是由为了得到低的薄层电阻和恒定收缩的器件尺寸而需要的更高的栅导体叠层引起的。但高的形状比倾向于限制使用成角度的S-D和含卤素的注入剂的能力，还倾向于使介电间隙填充工艺复杂化。为了填充这种高形状比的间隙，要求介质(例如硼磷硅化物玻璃即BPSG)的回流。但这种回流倾向于增加已经关键的热预算，为了实现掺杂分布的调节和避免硼渗透通过栅导体，这又必须包含热预算。
在包含栅导体薄层电阻中的困难，由于遇到减小了的截面面积而引起进一步的复杂性。为了降低这一栅导体布线电阻，采用了更高层面的“缝合的”布线(例如缝合的字线)。缝合的布线倾向于增大设计复杂性。
因此，本发明的主要目的是，为了降低热预算和硼渗透考虑而提供用来生产诸如MOSFET的半导体器件的结构和工艺。本发明的另一目的是降低能够得到的形状比，同时保持低的薄层电阻。本发明的还一目的是提供一种能够实现这些改进的改善了的MOSFET沟道结构。本发明的再一目的是提供一种具有改进了的电学特性，包括降低了的短沟道效应、更低的结电容、降低了的结漏电以及改进了的热载流子可靠性的MOSFET。
根据本发明，借助于修正用来制造诸如MOSFET的半导体器件的工艺，以便在制造工艺的普通栅侧壁氧化步骤之后提供双功函数掺杂，大幅度降低热预算和硼渗透考虑，达到了下面将明显的这些和其它的目的。利用一种允许降低了的间隙形状比同时保持低的薄层电阻数值的新颖的器件结构，热预算的考虑(亦即，由BPSG介质回流引起的)被进一步明显降低。这一降低了的间隙形状比还缓解了对高度可回流的介电材料的需求，并且若有需要，还方便了成角度的S-D和含卤素的注入剂的使用。
还提供了一种用来制造MOSFET沟道、抑制了短沟道效应同时提供了低S-D结电容和漏电流以及抗热载流子效应的横向掺杂分布的新颖结构和工艺。由于本发明的工艺允许用氧化物栅帽和氧化物侧壁间隔构成无边界的接触，故本发明的另一特点是降低接触柱到栅导体的电容的潜力。
本发明的工艺和结构的一个重要特点是，S-D结能够与执行的栅导体掺杂无关地被掺杂。除了标准的N+栅NFET和P+栅PFET之外，这种工艺更容易实施N+栅p型场效应晶体管(PFET)和P+栅n型场效应晶体管(NFET)。于是，本发明的工艺和结构获得了各种各样的MOSFET结构。对于产品设计者来说，这一灵活性是很有价值的。
从结合附图的下列详细描述中，最好地理解了本发明。要强调的是，根据通常的做法，附图的各种部件没有按比例绘制。相反，为了清楚起见，各个部件的尺寸被任意地放大或缩小了。其中：
图1-9是顺序示意图，示出了用来制造MOSFET结构的本发明的改进了的工艺和结构的第一实施例；
图10-15是顺序示意图，示出了用来制造MOSFET结构的本发明的改进了的工艺和结构的第二实施例；
图16示出了从图10-15所示的本发明第二实施例得到的MOSFET与常规MOSFET之间的定性比较；以及
图17-21是顺序示意图，示出了用来制造具有STI的MOSFET结构的本发明的改进了的工艺和结构的第三实施例。
下面将描述用来实现本发明的改进的各导致明显不同的横向沟道分布和工艺流程的3个示例性实施例。这些差别又导致明显不同的器件行为。要理解的是，对于熟练技术人员来说，还将出现其它的变化，因此，不应该把所公开的示例理解为对保护范围的限制。参照图1-9所示序列的示意图来描述第一实施例。
参照图1，在基底晶片2(例如硅晶片)上生长牺牲氧化层1，随之以淀积多晶硅或等效材料层3以及氮化硅(Si3N4)或等效材料层4。多晶硅层3由于稍后将被用作氮化物腐蚀的腐蚀停止层，故此层的掺杂是不关键的。氮化物层4的厚度将决定随后要制作的低电阻率金属栅导体层(例如钨)的厚度。然后用本工业所知的工艺，图形化和制作抬高的浅沟槽隔离(RSTI)区5。在填充RSTI区5之前，最好再次用本工业所知的工艺执行隔离注入。
参照图2，通过光刻胶(PR)层7中适当图形化的窗口，对氮化物层4和RSTI区5进行对多晶硅有选择性的诸如反应离子刻蚀(RIE)工艺的定向各向异性腐蚀工艺。结果，在(衬垫)氮化物层4和相邻的RSTI区5中同时形成窗口6。这些窗口6稍后将确定MOSFET栅区和隔离区上的低阻布线沟道。
参照图3，然后对暴露的多晶硅层3进行对氮化物和氧化物有选择性的反应离子刻蚀工艺，停止于下方的牺牲氧化层1上。图3的箭头示出了穿通离子注入(PT I/I)。然后进行比较深的亚表面穿通抑制注入8(一种“停止坑”)，以便防止稍后要制作的MOSFET的源和漏之间的穿通。
参照图4，然后剥离光刻胶7，并在窗口6的侧壁10上制作间隔9。间隔9最好由含有P型掺杂剂的材料，例如BSG(硼硅玻璃)之类的玻璃组成。然后对沟道进行低能离子注入(I/I)，以便设定MOSFET的阈值电压(Vt)，见图4的箭头，确定沟道掺杂分布或Vt注入11。Vt注入11的边沿偏离多晶硅/氮化物叠层的侧壁10。如从下面的描述可见，这种分布导致邻近S-D扩散层的低的掺杂浓度。这种结构又提供了低的结电容、低的结漏电、以及抗热载流子效应，同时尽量减少了短沟道问题。
参照图5，然后对氮化物层4和RSTI区5有选择性地剥离BSG间隔9。然后剥离暴露的氧化物牺牲层1，并在其位置制作栅介电层12。栅介电层12可以由热生长的SiO2、氮化物栅氧化物、或淀积的介电膜组成。栅介电层12还被制作在暴露的多晶硅层3的侧壁13上。
参照图6，淀积厚度完全填充窗口6的多晶硅层(或等效材料层)，以形成栅结构14。如所示，多晶硅层首先被整平到衬垫氮化物层4的顶表面，然后对氧化物和氮化物有选择性地被凹下。这一多晶硅凹下操作基本上清理了多晶硅的RSTI区5中的布线沟道。然后对栅结构14的暴露的多晶硅进行离子注入，见图6的箭头，以便设定栅导体的功函数。此注入最好掩蔽并执行二次，以提供双功函数栅掺杂。
参照图7，在栅结构14上淀积钨(或诸如钽或钼之类的其它可能的难熔金属或这些难熔金属的硅化物)，填充栅上和形成在RSTI区5中的布线沟道16上确定的空腔。钨层15被整平并对氧化物和氮化物有选择性地凹下。然后淀积CVD(化学汽相淀积)氧化层17并整平，以形成钨层15上的绝缘帽。钨形成低阻栅和布线层。氧化物帽稍后将被用来形成对栅导体无边界的扩散接触。
参照图8，用热磷酸腐蚀(或对Si或SiO2有高的选择性的等效的湿法或干法腐蚀)方法清除衬垫氮化物层4，并对暴露的多晶硅层3进行对氧化物有选择性的各向异性腐蚀(例如反应离子刻蚀)。此时，如有需要，可以进行S-D延伸注入18，并可以加入补充的含有卤素的注入。然后在S-D接触窗口的侧壁上制作氧化物间隔19，并进行浓度更高的接触注入。
重要的是要指出，S-D扩散注入的掺杂类型是与栅导体的掺杂类型无关地设定的。这一灵活性使得能够制作各种各样的MOSFET，包括P+栅NFET、N+栅PFET、N+栅NFET和P+栅PFET。这一特点为产品设计者增加了选择被制造的器件的阈值电压(Vt)的灵活性。以前，为了提供这种阈值电压(Vt)的选择性，由于必须进行额外的沟道注入而需要更复杂得多的工艺。
上述工艺也可以用来制作P+栅阵列NMOSFET。P+栅阵列NMOSFET器件能够降低沟道掺杂浓度(它改善了数据保持时间)，能够降低字线增压时的栅氧化物场，并由于此时由栅与源之间的内置功函数差获得负的栅电位而不需要“负字线低(negative wordlinelow)”。这一“内置负字线低”的特点大大地简化了字线驱动器的设计。图8指出的降低了的掺杂分布，提供了S-D结处的降低了的电场，这导致降低了的结电容、降低了的漏电，从而改善了热载流子可靠性。
此时的结构可以制作无边界接触了。对栅导体的无边界扩散接触被广泛地用于密度非常重要的动态随机存取存储器(DRAM)阵列中。上述的工艺还使无边界接触能够被用于DRAM阵列晶体管之外的MOSFET应用中。
参照图9，首先在图8所示的结构上淀积氮化物薄层20，使得到的淀积物与下方的部件同形。氮化物层20在不希望被接触的扩散区(例如深沟槽电容器DRAM中的存储节点扩散区)上提供了腐蚀壁垒。利用位线含有卤素的掩模，在邻近希望有无边界接触的区域的位置21处，对氮化物薄层20开窗口。这一开窗口的步骤最好用对氧化物有选择性的各向异性(氮化物间隔)腐蚀来完成。用已知的方法很容易得到8∶1的腐蚀选择性。
此时，可以执行位线含有卤素的注入，以便提供额外程度的漏诱发势垒降低(DIBL)保护，而不增大阵列MOSFET的节点扩散侧上的结漏电。然后剥离位线含有卤素的光刻胶层。淀积并图形化多晶硅层22，以形成提供到更高层金属化的接触的金属柱的着落焊点区。
参照图10-15所示的序列示意图来描述第二实施例。第二实施例提供了不同于第一实施例的MOSFET的分布的沟道掺杂分布。而且，第二实施例的MOSFET具有明显不同的电学特性，这对于满足某些应用的需要来说是重要的。这些特殊的应用可以包括例如诸如紧密匹配的成对的MOSFET之类的要求阈值电压(Vt)对沟道长度变化的灵敏度非常低的应用。
参照图10来描述第二实施例的工艺与第一实施例的工艺的不同(亦即，根据图1和2所示的工艺步骤)。与第一实施例相反，见图10的箭头，在制作间隔9之前已经进行了阈值(Vt)调整和穿通(PT)停止注入。在第一实施例中，在制作间隔之前进行PT注入，并在制作BSG间隔之后进行Vt注入。
参照图11，如第一实施例所示，在多晶硅层3与氮化物层4的暴露的叠层的侧壁10上制作间隔9。此时进行反掺杂注入23。见图11的箭头。反掺杂注入23偏离侧壁10，并用极性与Vt和PT注入之前所用的掺杂剂相反的掺杂剂来执行，以形成停止坑8和掺杂注入11。
例如，对于N型MOSFET，可以用诸如硼或铟之类的P型掺杂剂来执行Vt和PT注入。反掺杂注入23则可以用诸如砷或磷之类的N型掺杂剂来执行。Vt掺杂注入11和反掺杂注入23相互补偿，以便产生小于Vt掺杂注入11或反掺杂注入23单独产生的浓度的掺杂浓度(在所示实施例中位于沟道的中央区域)。反掺杂区域中的净掺杂类型可以是P型或N型，取决于所希望的器件特性。
如在第一实施例中那样，参照图12，用所知的腐蚀技术清除间隔9和暴露的氧化物牺牲层1。制作栅介电层12。阈值电压(Vt)与反掺杂注入的补偿，使Vt掺杂坑11′形成在沟道边沿处。
参照图13，工艺如第一实施例所述进行，制作多晶硅栅结构14和注入双功函数掺杂剂。参照图14，此工艺步骤随之以制作栅叠层和布线沟道的高导电率钨层15，并制作氧化物帽层17。对于结束，参照图15，示出了在前述的制作S-D延伸注入18和氧化物间隔19之后的第二实施例的器件。然后如前述第一实施例那样，执行后续步骤以完成所希望的结构。
第二实施例的器件与第一实施例的器件之间的重要差别值得强调。前者器件具有制作在沟道端且中央区域轻掺杂的Vt掺杂坑11′。相反，后者器件具有制作成集中在沟道中部而沟道端处轻掺杂的坑的单个Vt掺杂注入11。
参照图16，对第二实施例的MOSFET的Vt衰减特性24与标准MOSFET(亦即具有常规的均匀横向掺杂分布的MOSFET)的衰减特性25进行定性比较。由于存在(端)Vt掺杂坑11′，故当第二实施例的MOSFET的沟道长度降低时，阈值电压(Vt)“隆起”即相对于标准MOSFET产生的衰减来说保持相当恒定。“隆起”的程度取决于Vt掺杂坑11′的相对浓度。
当沟道被缩短时，掺杂坑11′在更大部分的沟道长度上延伸。结果，沟道长度上的平均Vt掺杂浓度随沟道长度的减小而增大，补偿了正常的衰减效应。借助于将MOSFET选定的标称沟道长度集中在隆起的峰值处，可以相对于标准MOSFET可能引起的数值，降低工艺变化造成的随沟道长度变化的Vt总变化。
上述二个实施例中的每一个都采用抬高的浅沟槽隔离(RSTI)区。虽然目前考虑得比较少，但也有可能应用使用浅沟槽隔离(STI)区的上述对结构的改进。参照图17-21将描述一个这样的实施例。就其使用集中在沟道长度中部的其边沿偏离相邻的S-D扩散区的单个Vt掺杂注入11而言，这一STI实施例相当于第一实施例。如有需要，也有可能使用相当于第二实施例的实施例(借助于组合第二和第三实施例)中的STI。
转到图17，衬垫结构最好由用于STI区26的氧化物牺牲层1和氮化物层27构成。将此结构区分于用于RSTI的氧化物/多晶硅/氮化物系统。STI实施例所用的氧化物/氮化物衬垫结构可以是常规深沟槽(DT)存储电容器确定之前原来制作在衬底上的衬垫结构的一部分。结果，对于STI工艺，不需要清除原来的衬垫结构，也不需要确定新的衬垫结构。此工艺与使用RSTI的、其中氧化物/多晶硅/氮化物衬垫结构最好是新的衬垫结构的前面二个实施例有区别(由于氧化物/多晶硅/氮化物系统与DT工艺的兼容较差。)
参照图18，通过适当地图形化在光刻胶(PR)层7中的窗口，STI工艺使氮化物层27接受诸如RIE工艺的定向各向异性腐蚀工艺。结果，在(衬垫)氮化物层27中同时形成各个窗口6。图18的箭头示出了穿通离子注入(PT I/I)。然后形成比较深的亚表面、穿通抑制注入8(“停止坑”)，以便防止稍后要制作的MOSFET的源和漏之间的穿通。
参照图19，然后剥离光刻胶层7，并在窗口6的侧壁10上制作间隔9。间隔9最好由含有P型掺杂剂的材料，例如BSG(硼硅玻璃)之类的玻璃组成。然后对沟道进行低能离子注入(I/I)，以设定MOSFET的阈值电压(Vt)，见图19的箭头，确定沟道掺杂分布或Vt注入11。Vt注入11的边沿偏离多晶硅/氮化物叠层的侧壁10。
参照图20，然后对氮化物层27有选择性地剥离BSG间隔9。再剥离暴露的氧化物牺牲层1，并在其位置形成栅介电层12。栅介电层12可以由热生长的SiO2、氮化物栅氧化物、或淀积的介电膜组成。淀积厚度完全填充窗口6的多晶硅(或等效材料)层，以形成栅结构14。多晶硅层首先被整平到衬垫氮化物层27的顶表面，然后如所示凹下。然后对栅结构14的暴露的多晶硅进行离子注入，以设定栅导体(GC)的功函数。
实际上，由于栅侧壁氧化可能消耗钨，故元素钨(钽或钼)不能够用作STI工艺的顶层栅导体。仍然参照图20，因此，硅化钨28(或钽或钼的硅化物)必须被用于STI实施例。用RSTI实施例，由于在淀积之后不暴露于任何氧化，故可以用元素钨。因此，RSTI实施例具有提供明显低得多的栅导体薄层电阻的优点。
此外，用STI实施例，由于窗口6的高度低于抬高的STI(没有多晶层而造成的)，故有更大的几率使STI区26的顶部凹下到低于硅晶片2的顶表面。STI工艺引起的这种几何形状，倾向于降低控制阈值电压(Vt)的能力。由RSTI实施例确保的具有提高到硅表面顶部以上的隔离顶部，被认为是可取的。
参照图21，用对Si或SiO2有高的选择性的腐蚀氮化硅的热磷酸腐蚀或等效的湿法或干法腐蚀方法，清除衬垫氮化物层27。此时可以进行S-D延伸注入18，以及如有需要，可以增加补充的含有卤素的注入。然后在S-D接触窗口的侧壁上制作氧化物间隔19，并进行更高浓度的接触注入。
为了用在STI上，由于衬垫中不存在多晶硅层，故在栅淀积、整平和掺杂之后，必须进行栅侧壁氧化。这一要求增加了栅掺杂的热预算，并使对通过栅绝缘体的硼渗透的控制更加困难。因此，采用RSTI的优点是从影响硼渗透的热预算中除去了栅侧壁氧化，从而与双功函数互补金属氧化物半导体(CMOS)技术更兼容。
因此可以理解，本技术领域的熟练人员，可以在下列权利要求所表达的本发明的原理与范围内，做出此处为了解释本发明的性质而描述的细节、材料和部件安排的各种各样的改变。

Claims (74)

1．一种制造MOSFET结构的工艺，它包含下列步骤：
制作层状结构，它包括覆盖基底晶片的氧化物牺牲层、覆盖氧化物牺牲层的多晶硅层、以及覆盖多晶硅层的氮化物层，其中的层状结构位于相对的抬高了的浅沟槽隔离区之间；
对氮化物层和多晶硅层进行腐蚀，以形成具有延伸到氧化物牺牲层的侧壁的窗口；
在窗口的侧壁上制作间隔；
对基底晶片进行注入，以设定MOSFET的阈值电压；
从窗口剥离间隔和氧化物牺牲层，以暴露基底晶片；
在暴露的基底晶片上制作栅介电层；
用掺杂的栅结构填充窗口的底部；
对掺杂的栅结构进行注入，以设定栅结构的功函数；以及
用难熔金属淀积物覆盖被注入的栅结构。
2．权利要求1的工艺，其中的基底晶片由硅组成。
3．权利要求1的工艺，其中的氮化物层由Si3N4组成。
4．权利要求1的工艺，其中用对硅有选择性的定向各向异性腐蚀工艺，通过图形化在光刻胶层中的窗口，执行氮化物层的腐蚀。
5．权利要求4的工艺，其中的定向各向异性腐蚀工艺是反应离子刻蚀工艺。
6．权利要求4的工艺，其中用对氮化物和氧化物有选择性的反应离子刻蚀工艺执行多晶硅层的腐蚀。
7．权利要求1的工艺，还包含在腐蚀氮化物层和多晶硅层之后，在基底晶片中进行亚表面穿通抑制注入的步骤。
8．权利要求1的工艺，其中的间隔由含有P型掺杂剂的材料组成。
9．权利要求8的工艺，其中的间隔材料是硼硅玻璃。
10．权利要求1的工艺，还包含对基底晶片进行低能注入以设定阈值电压的步骤。
11．权利要求1的工艺，其中对基底晶片进行注入以设定阈值电压，还包含使注入偏离窗口的侧壁的步骤。
12．权利要求11的工艺，其中的偏离产生邻近侧壁的掺杂浓度低于窗口中央部分的掺杂浓度。
13．权利要求1的工艺，还包含在对基底晶片进行注入以设定阈值电压之后，在基底晶片中进行反掺杂注入的步骤。
14．权利要求13的工艺，其中在侧壁上制作间隔之前，执行对基底晶片进行注入以设定阈值电压，且其中在侧壁上制作间隔之后，执行反掺杂注入。
15．权利要求13的工艺，其中反掺杂注入的形成还包括使反掺杂注入偏离窗口侧壁的步骤。
16．权利要求13的工艺，其中用掺杂物执行对基底晶片进行注入以设定阈值电压，且其中用极性与设定阈值电压的掺杂物相反的掺杂物，执行反掺杂注入。
17．权利要求13的工艺，其中反掺杂注入与设定阈值电压的注入组合起来产生邻近窗口侧壁的掺杂坑，形成高于窗口中央部分掺杂浓度的邻近侧壁的掺杂浓度。
18．权利要求1的工艺，其中的栅介质由包括热生长的SiO2、氮化物栅氧化物和淀积的介电膜等介电材料构成的组中选出的材料组成。
19．权利要求1的工艺，其中用掺杂的栅结构对窗口底部的填充包括下列步骤：用多晶硅填充窗口、将多晶硅整平到氮化物层的顶部、以及使整平了的多晶硅凹下以形成栅结构。
20．权利要求1的工艺，还包括二次掩蔽和执行掺杂的栅结构的注入、提供双功函数栅掺杂的步骤。
21．权利要求1的工艺，其中的难熔金属淀积物选自包括钨、钽、钼、以及钨、钽、钼的硅化物等难熔材料构成的组。
22．权利要求1的工艺，还包括使栅结构凹下并在凹下的栅结构上制作绝缘帽的步骤。
23．权利要求22的工艺，还包含腐蚀保留在层状结构、难熔金属淀积物和绝缘帽以及相对的抬高的浅沟槽隔离区之间的氮化物层和多晶硅层，形成MOSFET的源/漏接触窗口的步骤。
24．权利要求23的工艺，还包含形成延伸在栅结构和抬高的浅沟槽隔离区之间的源/漏延伸注入以及制作源/漏接触窗口侧壁上的间隔的步骤。
25．权利要求24的工艺，其中用掺杂类型设定栅结构，且其中与栅结构的掺杂类型设定无关地用掺杂类型设定源/漏延伸注入。
26．权利要求24的工艺，还包含在MOSFET结构上制作无边界接触的步骤。
27．权利要求26的工艺，其中制作无边界接触包括下列步骤：在MOSFET结构上淀积氮化物薄层，使氮化物层与下方的MOSFET结构的部件同形、在容纳无边界接触的区域中对氮化物薄层开窗口、以及在窗口区域上淀积多晶硅层并对多晶硅层图形化以形成容纳MOSFET的接触的着落焊点区。
28．一种制造MOSFET结构的工艺，它包含下列步骤：
制作层状结构，它包括覆盖基底晶片的氧化物牺牲层以及覆盖氧化物牺牲层的氮化物层，其中的层状结构位于相对的浅沟槽隔离区之间；
对氮化物层进行腐蚀，以形成具有延伸到氧化物牺牲层的侧壁的窗口；
在窗口的侧壁上制作间隔；
对基底晶片进行注入，以设定MOSFET的阈值电压；
从窗口剥离间隔和氧化物牺牲层，以暴露基底晶片，并在暴露的基底晶片上制作栅介电层；
用掺杂的栅结构填充窗口的底部；
对掺杂的栅结构进行注入，以设定栅结构的功函数；以及
用硅化的淀积物覆盖被注入的栅结构。
29．权利要求28的工艺，其中的基底晶片由硅组成。
30．权利要求28的工艺，其中的氮化物层由Si3N4组成。
31．权利要求28的工艺，其中用对硅有选择性的定向各向异性腐蚀工艺，通过图形化在光刻胶层中的窗口，执行氮化物层的腐蚀。
32．权利要求31的工艺，其中的定向各向异性腐蚀工艺是反应离子刻蚀工艺。
33．权利要求28的工艺，还包含在腐蚀氮化物层之后，在基底晶片中进行亚表面穿通抑制注入的步骤。
34．权利要求28的工艺，其中的间隔由含有P型掺杂剂的材料组成。
35．权利要求34的工艺，其中的间隔材料是硼硅玻璃。
36．权利要求28的工艺，还包含对基底晶片进行低能注入以设定阈值电压的步骤。
37．权利要求28的工艺，其中对基底晶片进行注入以设定阈值电压，还包含使注入偏离窗口侧壁的步骤。
38．权利要求37的工艺，其中的偏离产生邻近侧壁的掺杂浓度低于窗口中央部分的掺杂浓度。
39．权利要求28的工艺，还包含在对基底晶片进行注入以设定阈值电压之后，在基底晶片中进行反掺杂注入的步骤。
40．权利要求39的工艺，其中在侧壁上制作间隔之前，执行对基底晶片进行注入以设定阈值电压，且其中在侧壁上制作间隔之后，执行反掺杂注入的形成。
41．权利要求39的工艺，其中反掺杂注入的形成还包括使反掺杂注入偏离窗口侧壁的步骤。
42．权利要求39的工艺，其中用掺杂物执行对基底晶片进行注入以设定阈值电压，且其中用极性与设定阈值电压的掺杂物极性相反的掺杂物，执行反掺杂注入。
43．权利要求39的工艺，其中反掺杂注入与设定阈值电压的注入组合起来产生邻近窗口侧壁的掺杂坑，形成高于窗口中央部分掺杂浓度的邻近侧壁的掺杂浓度。
44．权利要求28的工艺，其中的栅介质由选自包括热生长的SiO2、氮化物栅氧化物和淀积的介电膜等介电材料构成的组中的材料组成。
45．权利要求28的工艺，其中用掺杂的栅结构对窗口底部的填充包括下列步骤：用多晶硅填充窗口、将多晶硅整平到氮化物层的顶部、以及使整平了的多晶硅凹下以形成栅结构。
46．权利要求28的工艺，还包括二次掩蔽和执行掺杂的栅结构的注入、提供双功函数栅掺杂的步骤。
47．权利要求28的工艺，其中的硅化的淀积物选自包括钨、钽、钼的硅化物的材料构成的组。
48．权利要求28的工艺，还包括腐蚀保留在层状栅结构和硅化的淀积物附近的氮化物层的步骤。
49．权利要求48的工艺，还包含形成延伸在层状栅结构和浅沟槽隔离区之间的源/漏延伸注入以及在层状栅结构侧壁上制作间隔的步骤。
50．权利要求49的工艺，其中用掺杂类型设定栅结构，且其中与栅结构的掺杂类型的设定无关地用掺杂类型设定源/漏延伸注入。
51．一种MOSFET结构，它包含：
层状栅结构，它包括基底晶片、覆盖基底晶片的栅介电层、覆盖栅介电层和被注入以设定栅结构的功函数的掺杂的栅结构、覆盖掺杂的栅结构的难熔金属淀积物、以及覆盖难熔金属淀积物的氧化物帽；
隔开且位于层状栅结构相对侧上的抬高的浅沟槽隔离区，在层状栅结构与抬高的浅沟槽隔离区之间形成开放沟道；
电连接并延伸在层状栅结构和抬高的浅沟槽隔离区之间的源/漏延伸注入；
制作在基底晶片中并位于层状栅结构下方的注入的穿通停止坑；以及
制作在基底晶片中并位于层状栅结构下方以及位于注入的穿通停止坑和层状栅结构之间的设定MOSFET结构的阈值电压的注入剂。
52．权利要求51的结构，其中的基底晶片由硅组成。
53．权利要求51的结构，其中设定阈值电压的注入偏离层状栅结构的侧壁。
54．权利要求53的结构，其中的偏离产生邻近侧壁的掺杂浓度低于层状栅结构中央部分的掺杂浓度。
55．权利要求51的结构，具有多个用来确定阈值电压的掺杂坑，其中的掺杂坑位于邻近并偏离层状栅结构的侧壁。
56．权利要求55的结构，其中的掺杂坑被定位成产生邻近侧壁的掺杂浓度高于层状栅结构中央部分的掺杂浓度。
57．权利要求51的结构，其中的栅介电层由选自包括热生长的SiO2、氮化物栅氧化物和淀积的介电膜的介电材料构成的组中的材料组成。
58．权利要求51的结构，其中掺杂的栅结构结合有双功函数栅掺杂。
59．权利要求51的结构，其中的难熔金属淀积物选自包括钨、钽、钼以及钨、钽、钼的硅化物等难熔材料构成的组。
60．权利要求51的结构，其中用掺杂类型设定栅结构，且其中与栅结构的掺杂类型的设定无关地用掺杂类型设定源/漏延伸注入。
61．权利要求51的结构，还包含制作在MOSFET结构上的无边界接触。
62．权利要求61的结构，其中的无边界接触包括淀积在MOSFET结构上的氮化物薄层，使氮化物层与下方的MOSFET结构的部件同形、制作在容纳无边界接触的区域中的氮化物薄层中的窗口、以及淀积在窗口区域上并被图形化以形成容纳MOSFET的接触的着落焊点区的多晶硅层。
63．权利要求51的结构，其中的MOSFET结构确定一个栅阵列MOSFET。
64．一种MOSFET结构，它包含：
层状栅结构，它包括基底晶片、覆盖基底晶片的栅介电层、覆盖栅介电层并被注入以设定栅结构的功函数的掺杂的栅结构、以及覆盖掺杂的栅结构的难熔金属淀积物；
隔开且位于层状栅结构相对侧上的浅沟槽隔离区；
电连接并延伸在层状栅结构与浅沟槽隔离区之间的源/漏延伸注入；
制作在基底晶片中并位于层状栅结构下方的注入的穿通停止坑；以及
制作在基底晶片中并位于层状栅结构下方以及位于注入的穿通停止坑和层状栅结构之间的设定MOSFET结构的阈值电压的注入。
65．权利要求64的结构，其中的基底晶片由硅组成。
66．权利要求64的结构，其中设定阈值电压的注入偏离层状栅结构的侧壁。
67．权利要求66的结构，其中的偏离产生邻近侧壁的掺杂浓度低于层状栅结构中央部分的掺杂浓度。
68．权利要求64的结构，具有多个用来确定阈值电压的掺杂坑，其中的掺杂坑位于邻近并偏离层状栅结构的侧壁。
69．权利要求68的结构，其中的掺杂坑被定位成产生邻近侧壁的掺杂浓度高于层状栅结构中央部分的掺杂浓度。
70．权利要求64的结构，其中的栅介电层由选自包括热生长的SiO2、氮化物栅氧化物和淀积的介电膜的介电材料构成的组中的材料组成。
71．权利要求64的结构，其中掺杂的栅结构结合有双功函数栅掺杂。
72．权利要求64的结构，其中的硅化淀积物选自包括钨、钽、钼的硅化物等材料构成的组。
73．权利要求64的结构，其中用掺杂类型设定栅结构，且其中与栅结构的掺杂类型的设定无关地用掺杂类型设定源/漏延伸注入。
74．权利要求64的结构，其中的MOSFET结构确定一个栅阵列MOSFET。
CNB00120498XA 1999-07-22 2000-07-12 具有可独立调节参数的晶体管的结构与工艺集成 Expired - Fee Related CN1148791C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/359,291 1999-07-22
US09/359,291 US6501131B1 (en) 1999-07-22 1999-07-22 Transistors having independently adjustable parameters

Publications (2)

Publication Number Publication Date
CN1286495A true CN1286495A (zh) 2001-03-07
CN1148791C CN1148791C (zh) 2004-05-05

Family

ID=23413192

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB00120498XA Expired - Fee Related CN1148791C (zh) 1999-07-22 2000-07-12 具有可独立调节参数的晶体管的结构与工艺集成

Country Status (7)

Country Link
US (1) US6501131B1 (zh)
EP (1) EP1071125A3 (zh)
JP (1) JP3516442B2 (zh)
KR (1) KR100661399B1 (zh)
CN (1) CN1148791C (zh)
HK (1) HK1032293A1 (zh)
TW (1) TW516232B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1316588C (zh) * 2004-05-06 2007-05-16 海力士半导体有限公司 制造具有凹槽沟道区域的半导体装置的方法
CN100346456C (zh) * 2003-11-26 2007-10-31 国际商业机器公司 一种mosfet半导体及其制造方法
CN100420036C (zh) * 2002-10-09 2008-09-17 飞思卡尔半导体公司 非易失性存储器件及其制造方法
CN100463146C (zh) * 2005-03-14 2009-02-18 海力士半导体有限公司 具有凹进沟道与非对称结的半导体器件的制造方法
US7675094B2 (en) 2004-12-22 2010-03-09 Omnivision Technologies, Inc. Image sensor pixel having a transfer gate formed from P+ or N+ doped polysilicon
CN101083282B (zh) * 2006-05-30 2010-09-22 半导体元件工业有限责任公司 具有下表面沟槽电荷补偿区域的半导体器件及方法
CN101728264B (zh) * 2008-10-24 2011-10-05 中芯国际集成电路制造(上海)有限公司 控制源/漏结电容的方法和pmos晶体管的形成方法
WO2015018130A1 (zh) * 2013-08-06 2015-02-12 中国科学院微电子研究所 一种mosfet结构及其制造方法
CN107017157A (zh) * 2015-10-20 2017-08-04 台湾积体电路制造股份有限公司 原子层沉积方法及其结构

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116009A (ja) * 1995-10-23 1997-05-02 Sony Corp 接続孔の形成方法
DE10027397A1 (de) * 2000-06-02 2001-12-13 Graffinity Pharm Design Gmbh Oberfläche zur Immobilisierung von Liganden
JP2002033477A (ja) * 2000-07-13 2002-01-31 Nec Corp 半導体装置およびその製造方法
JP2002100746A (ja) * 2000-09-21 2002-04-05 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100713905B1 (ko) * 2001-06-29 2007-05-07 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20030041193A (ko) * 2001-11-19 2003-05-27 삼성전자주식회사 반도체 소자의 트랜지스터 제조방법
DE10232938B4 (de) * 2002-07-19 2005-05-04 Infineon Technologies Ag Verfahren zur Herstellung einer vergrabenen Bitleitung für einen Halbleiterspeicher
US6900091B2 (en) * 2002-08-14 2005-05-31 Advanced Analogic Technologies, Inc. Isolated complementary MOS devices in epi-less substrate
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
KR100485176B1 (ko) * 2003-01-30 2005-04-22 동부아남반도체 주식회사 모스 트랜지스터의 제조 방법
US20040256679A1 (en) * 2003-06-17 2004-12-23 Hu Yongjun J. Dual work function metal gates and method of forming
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US6974736B2 (en) * 2004-01-09 2005-12-13 International Business Machines Corporation Method of forming FET silicide gate structures incorporating inner spacers
US7056794B2 (en) * 2004-01-09 2006-06-06 International Business Machines Corporation FET gate structure with metal gate electrode and silicide contact
US20050191812A1 (en) * 2004-03-01 2005-09-01 Lsi Logic Corporation Spacer-less transistor integration scheme for high-k gate dielectrics and small gate-to-gate spaces applicable to Si, SiGe strained silicon schemes
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7964921B2 (en) * 2005-08-22 2011-06-21 Renesas Electronics Corporation MOSFET and production method of semiconductor device
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7381610B2 (en) * 2005-11-04 2008-06-03 International Business Machines Corporation Semiconductor transistors with contact holes close to gates
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US7964922B2 (en) * 2008-08-15 2011-06-21 International Business Machines Corporation Structure, design structure and method of manufacturing dual metal gate VT roll-up structure
US8003463B2 (en) * 2008-08-15 2011-08-23 International Business Machines Corporation Structure, design structure and method of manufacturing dual metal gate Vt roll-up structure
DE102008059648B4 (de) 2008-11-28 2011-12-22 Advanced Micro Devices, Inc. Gateelektrodenstruktur mit großem ε, die nach der Transistorherstellung unter Anwendung eines Abstandshalters gebildet wird
US8421162B2 (en) * 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8530971B2 (en) 2009-11-12 2013-09-10 International Business Machines Corporation Borderless contacts for semiconductor devices
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8546219B2 (en) 2011-10-13 2013-10-01 International Business Machines Corporation Reducing performance variation of narrow channel devices
US8900954B2 (en) 2011-11-04 2014-12-02 International Business Machines Corporation Blanket short channel roll-up implant with non-angled long channel compensating implant through patterned opening
US8835265B1 (en) * 2012-06-18 2014-09-16 Altera Corporation High-k dielectric device and process
CN105576026B (zh) * 2014-10-16 2018-11-16 中芯国际集成电路制造(上海)有限公司 半导体器件及其制备方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4745079A (en) * 1987-03-30 1988-05-17 Motorola, Inc. Method for fabricating MOS transistors having gates with different work functions
US5244823A (en) * 1991-05-21 1993-09-14 Sharp Kabushiki Kaisha Process for fabricating a semiconductor device
US5571738A (en) * 1992-09-21 1996-11-05 Advanced Micro Devices, Inc. Method of making poly LDD self-aligned channel transistors
US5270234A (en) * 1992-10-30 1993-12-14 International Business Machines Corporation Deep submicron transistor fabrication method
KR960008735B1 (en) * 1993-04-29 1996-06-29 Samsung Electronics Co Ltd Mos transistor and the manufacturing method thereof
US5413949A (en) * 1994-04-26 1995-05-09 United Microelectronics Corporation Method of making self-aligned MOSFET
US5434093A (en) * 1994-08-10 1995-07-18 Intel Corporation Inverted spacer transistor
JP2586342B2 (ja) * 1994-08-27 1997-02-26 日本電気株式会社 半導体装置の製造方法
US5605855A (en) * 1995-02-28 1997-02-25 Motorola Inc. Process for fabricating a graded-channel MOS device
KR0161398B1 (ko) * 1995-03-13 1998-12-01 김광호 고내압 트랜지스터 및 그 제조방법
US5688700A (en) * 1995-11-03 1997-11-18 Micron Technology, Inc. Method of forming a field effect transistor
US5614430A (en) * 1996-03-11 1997-03-25 Taiwan Semiconductor Manufacturing Company Ltd. Anti-punchthrough ion implantation for sub-half micron channel length MOSFET devices
US5849621A (en) * 1996-06-19 1998-12-15 Advanced Micro Devices, Inc. Method and structure for isolating semiconductor devices after transistor formation
US5915181A (en) * 1996-07-22 1999-06-22 Vanguard International Semiconductor Corporation Method for forming a deep submicron MOSFET device using a silicidation process
US5804496A (en) * 1997-01-08 1998-09-08 Advanced Micro Devices Semiconductor device having reduced overlap capacitance and method of manufacture thereof
US5899719A (en) * 1997-02-14 1999-05-04 United Semiconductor Corporation Sub-micron MOSFET
US5879998A (en) * 1997-07-09 1999-03-09 Advanced Micro Devices, Inc. Adaptively controlled, self-aligned, short channel device and method for manufacturing same
US5776821A (en) * 1997-08-22 1998-07-07 Vlsi Technology, Inc. Method for forming a reduced width gate electrode
US5856225A (en) * 1997-11-24 1999-01-05 Chartered Semiconductor Manufacturing Ltd Creation of a self-aligned, ion implanted channel region, after source and drain formation
TW364207B (en) * 1997-12-20 1999-07-11 United Microelectronics Corp Method for producing DRAM
US5888867A (en) * 1998-02-13 1999-03-30 Advanced Micro Devices, Inc. Non-uniform threshold voltage adjustment in flash eproms through gate work function alteration

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100420036C (zh) * 2002-10-09 2008-09-17 飞思卡尔半导体公司 非易失性存储器件及其制造方法
CN100346456C (zh) * 2003-11-26 2007-10-31 国际商业机器公司 一种mosfet半导体及其制造方法
CN1316588C (zh) * 2004-05-06 2007-05-16 海力士半导体有限公司 制造具有凹槽沟道区域的半导体装置的方法
US7675094B2 (en) 2004-12-22 2010-03-09 Omnivision Technologies, Inc. Image sensor pixel having a transfer gate formed from P+ or N+ doped polysilicon
CN100463146C (zh) * 2005-03-14 2009-02-18 海力士半导体有限公司 具有凹进沟道与非对称结的半导体器件的制造方法
CN101083282B (zh) * 2006-05-30 2010-09-22 半导体元件工业有限责任公司 具有下表面沟槽电荷补偿区域的半导体器件及方法
CN101728264B (zh) * 2008-10-24 2011-10-05 中芯国际集成电路制造(上海)有限公司 控制源/漏结电容的方法和pmos晶体管的形成方法
WO2015018130A1 (zh) * 2013-08-06 2015-02-12 中国科学院微电子研究所 一种mosfet结构及其制造方法
CN107017157A (zh) * 2015-10-20 2017-08-04 台湾积体电路制造股份有限公司 原子层沉积方法及其结构
CN107017157B (zh) * 2015-10-20 2020-04-07 台湾积体电路制造股份有限公司 原子层沉积方法及其结构

Also Published As

Publication number Publication date
KR100661399B1 (ko) 2006-12-27
CN1148791C (zh) 2004-05-05
US6501131B1 (en) 2002-12-31
HK1032293A1 (en) 2001-07-13
JP3516442B2 (ja) 2004-04-05
EP1071125A2 (en) 2001-01-24
TW516232B (en) 2003-01-01
EP1071125A3 (en) 2005-06-01
KR20010039731A (ko) 2001-05-15
JP2001068672A (ja) 2001-03-16

Similar Documents

Publication Publication Date Title
CN1148791C (zh) 具有可独立调节参数的晶体管的结构与工艺集成
US7326975B2 (en) Buried channel type transistor having a trench gate and method of manufacturing the same
US6087208A (en) Method for increasing gate capacitance by using both high and low dielectric gate material
US7981783B2 (en) Semiconductor device and method for fabricating the same
US5960270A (en) Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions
US5523603A (en) Semiconductor device with reduced time-dependent dielectric failures
KR0147500B1 (ko) 머지 분리 및 노드 트랜치 구조의 메모리 어레이에서 기생 누설을 감소시키기 위한 구조 및 방법
KR20020072494A (ko) 전계 효과 트랜지스터 및 반도체 장치의 제조 방법
CN1218295A (zh) 减小半导体器件中的寄生漏电
JPH11274496A (ja) 改良されたインプラントを有する電界効果トランジスタおよびその製造方法
US20020192890A1 (en) Mosfet device and fabrication method thereof
KR100396703B1 (ko) 고전압 소자 및 그 제조방법
US6693018B2 (en) Method for fabricating DRAM cell transistor having trench isolation structure
US8188531B2 (en) Dual gate of semiconductor device capable of forming a layer doped in high concentration over a recessed portion of substrate for forming dual gate with recess channel structure and method for manufacturing the same
KR100485690B1 (ko) 모스 트랜지스터 및 그 제조방법
JP4309070B2 (ja) 不揮発性半導体記憶装置およびその製造方法
US20030207531A1 (en) Method for forming polysilicon connected deep trench dram cell
CN100565809C (zh) 用于制造具有改善刷新时间的半导体装置的方法
KR100701690B1 (ko) 트랜지스터 문턱전압 조절방법
US5707721A (en) Methods of forming field effect transistors having oxidation-controlled gate lengths
KR19980082417A (ko) 반도체소자 구조 및 제조방법
JPH07106557A (ja) 半導体装置およびその製造方法
JP2007027556A (ja) 半導体装置の製造方法
JPH05136403A (ja) Ｍｏｓ型半導体装置の製造方法
KR100271801B1 (ko) 반도체장치의 제조방법

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040505

Termination date: 20190712

CF01 Termination of patent right due to non-payment of annual fee