CN100463146C - 具有凹进沟道与非对称结的半导体器件的制造方法 - Google Patents

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Abstract

本发明公开了一种具有凹进沟道与非对称结的半导体器件的制造方法。该方法包括：通过将离子注入到半导体衬底的位线结中而形成用于调整阈值电压的杂质区，所述半导体衬底包括存储节点结、位线结、源极和位线结之间的沟道区、以及与所述位线结相邻的半导体衬底的部分沟道区；通过将所述半导体衬底的沟道区蚀刻至一指定深度来形成凹进沟道槽；在设置有所述凹进沟道槽的半导体衬底上形成叠栅；以及在设置有所述叠栅的半导体衬底上经由离子注入形成存储节点结和位线结。

Description

具有凹进沟道与非对称结的半导体器件的制造方法
技术领域
本发明涉及一种半导体器件的制造方法，更具体而言，涉及一种具有凹进沟道与非对称结的半导体器件的制造方法。
背景技术
随着半导体器件集成度的增加，短沟道效应所致的半导体器件的特性劣化成为主要关注点。此外，在用以形成浅沟槽隔离(STI)膜的工艺中，由于有源区的边缘所致的反窄宽度效应(inverse narrow width effect，INWE)增大。因此，泄漏电流特性产生于晶体管中，由此造成半导体器件特性的劣化，例如动态随机存取存储器(DRAM)的刷新或数据保持时间的劣化。因此，已提出了一种具有长度增加的凹进沟道的半导体器件，其不增大半导体衬底上的掺杂剂浓度。在用于制造具有凹进沟道的半导体器件的方法中，半导体衬底的沟道区凹进至指定深度且在凹进的沟道区上形成叠层(stack)，由此于垂直方向上增加沟道的长度。也就是说，因为有效沟道长度与半导体衬底的沟道区的凹进长度成比例地增加，可确保短沟道的余量(margin)而不增加沟道区中的掺杂剂浓度，由此防止DRAM刷新特性的劣化。
在半导体器件中，特别是DRAM中，存储节点结(storage nodes junction)和位线结(bit linejunction)被分别电连接至电容器的存储节点和位线。连接至电容器存储节点的存储节点结中的泄漏电流劣化了DRAM的刷新特性。近来，在存储节点结断开的条件下将用于调整阈值电压的p型杂质离子，例如B离子或BF2离子注入到半导体衬底中，由此仅增大存储节点或源极结中的耗尽区宽度，从而仅减小存储节点或源极结中的电场并且减小泄漏电流量。因此，已提出了使用上述非对称结的半导体器件。
图1A与1B图为截面图，示出了用以制造具有非对称结的半导体器件的一种传统方法。
首先，参考图1A，用于调整阈值电压并形成非对称结的掩模膜(maskfilm)图案12形成于半导体衬底10上，其有源区被浅沟槽隔离(STI)膜11限制。掩模膜图案12包括开口12’，其用以暴露除连接至存储节点的半导体衬底10的有源区部分以外的半导体衬底10的部分。接着，如图1A的箭头所示，通过使用掩模膜图案12作为离子注入掩模的离子注入工艺来形成用以调整阈值电压的杂质区13。
之后，如图1B所示，在除去掩模膜图案(图1A中的12)之后，使用常规方法将叠栅(gate stack)14形成于半导体衬底10上。叠栅14为依次堆叠的结构，其包括一栅极绝缘膜图案14a、一栅极导电膜图案14b、一金属硅化物膜图案14c与一绝缘盖层图案14d。接着，虽然未示于图中，执行用于形成源极和位线结的离子注入工艺和杂质扩散工艺。当源极与位线结经由离子注入工艺与杂质扩散工艺形成时，用以调整阈值电压的杂质区13部分地形成于半导体衬底10上，藉此形成具有非对称结的源极和位线结。
在以上常规方法中，用以调整阈值电压的杂质区13的位置因掩模膜图案(图1A中的12)的未对准而被改变。杂质区13的位置变化是不希望得到的，并且造成晶体管的阈值电压不能均匀维持。也就是说，由掩模膜图案(图1A中的12)的未对准所产生的左偏杂质区13a造成右晶体管(B)的阈值电压低于左晶体管(A)的阈值电压，另一方面，由掩模膜图案(图1A中的12)的未对准所产生的右偏杂质区13b造成左晶体管(A)的阈值电压低于右晶体管(B)的阈值电压。
图2为截面图，示出了用以制造具有非对称结的半导体器件的另一传统方法。
图2所示的常规方法与图1A与1B所示的相同。然而，在图2的常规方法中，用以调整阈值电压的杂质离子被注入到半导体衬底10的整个表面而没有使用分离的掩模膜图案。然后，在叠栅14形成于半导体衬底10上之后，形成掩模膜图案15，其用于暴露通过叠栅14所暴露的半导体衬底10的一部分。在此，半导体衬底10的暴露部分未连接至存储节点，而是连接至位线。使用掩模膜图案15作为离子注入掩模，执行额外的离子注入工艺。接着，在掩模膜图案15被除去后，执行形成源极和位线结的杂质离子注入和扩散工艺。
在这种情况下，随着半导体器件集成度的增大，半导体器件间的间隙变窄，因此，由于如光敏膜的掩模膜上的浮渣(scum)，对于明确界定用于离子注入的掩模膜图案造成困难。
发明内容
因此，本发明鉴于以上问题而提出，并且本发明的一个目的是提供一种具有凹进沟道和非对称结的半导体器件的制造方法，其避免了掩模膜图案的未对准所致的问题以及界定掩模膜图案时的困难，同时并未劣化相邻晶体管之间阈值电压的均匀性。
依据本发明，以上和其他目的可通过提供具有凹进沟道与非对称结的半导体器件的制造方法而被实现，该方法包括：通过将离子注入到半导体衬底的位线结中而形成用于调整阈值电压的杂质区，所述半导体衬底包括存储节点结、位线结、源极和位线结之间的沟道区、以及与所述位线结相邻的半导体衬底的部分沟道区；通过将所述半导体衬底的沟道区蚀刻至一指定深度来形成凹进沟道槽(recess channel trench)；在设置有所述凹进沟道槽的半导体衬底上形成叠栅；以及在设置有所述叠栅的半导体衬底上经由离子注入形成存储节点结和位线结。
优选地，可以执行所述凹进沟道槽的形成使得所述凹进沟道槽的深度大于所述杂质区的深度。
所述杂质区可具有自半导体衬底表面的50埃
Figure C200510078381D0005150519QIETU
至2500埃的深度。而且，所述凹进沟道槽可具有自半导体衬底表面的50埃至2500埃的深度。
优选地，杂质区的形成可通过将p型杂质离子注入到半导体衬底中而被执行。在这种情况下，p型杂质离子可以是从B离子、BF2离子和铟离子所构成的组中选取的一种。
用以形成该杂质区的掩模膜图案的宽度可以是特征尺寸(feature size)的一至三倍。用以形成该杂质区的掩模膜图案的宽度可以是形成栅极的栅极掩模膜图案宽度的一至三倍。
所述方法可进一步包括在形成所述杂质区之后注入n型杂质离子。在这种情况下，n型杂质离子可以是从P离子和As离子所构成的组中选取的一种。优选地，可以注入n型杂质离子使得n型杂质离子设置在杂质区的表面上。
附图说明
通过结合附图的以下详细描述，能够更加清楚地理解本发明，其中：
图1A与1B为截面图，示出了用以制造具有非对称结的半导体器件的一种传统方法；
图2为截面图，示出了用以制造具有非对称结的半导体器件的另一种传统方法；
图3至9为依据本发明一实施例的截面图，示出了用以制造具有凹进沟道与非对称结的半导体器件的方法；
图10为依据本发明另一实施例的截面图，示出了用以制造具有凹进沟道与非对称结的半导体器件的另一方法；以及
图11为布局图，示出了本发明的方法中所使用的掩模膜图案。
具体实施方式
现在，将参考附图详细描述本发明的实施例。本发明不限于这些实施例，而可进行各种修改。附图被放大以清楚示出不同的层与区域。在说明书通篇，相同或相似的元件用相同的附图标记表示，即使它们在不同的图中被示出。
图3至9为依据本发明一实施例的截面图，示出了一种用于制造具有凹进沟道与非对称结的半导体器件的方法。
首先，如图3所示，执行常规的STI工艺，由此形成沟槽隔离膜31于半导体衬底30中。沟槽隔离膜31用于界定半导体衬底30中的有源区32。接着，p型杂质离子被注入到半导体衬底30的沟槽隔离膜31之间的有源区32中，由此形成阱区(未显示)。在某些情况下，可以省略用于形成阱区的离子注入。
之后，如图4所示，一掩模膜、如光敏膜，被涂敷到半导体衬底30上，且执行光-蚀刻工艺(photo-etching process)，由此形成界定用于调整阈值电压的杂质区40的掩模膜图案41。通过使用掩模膜图案41作为离子注入掩模的离子注入工艺来形成杂质区40。此处，所注入的离子为p型杂质离子，例如，B离子、BF2离子或I离子。离子注入能量被适当地调整使得杂质区40自半导体衬底30的表面具有约50埃至2500埃的深度。
如图11所示，掩模膜图案41完全覆盖其中将形成存储节点结的有源区32的第一区92’，但完全暴露其中将形成位线结的有源区32的第二区93’。此外，掩模膜图案41仅暴露与第二区93’相邻的第一区92’与第二区93’之间的部分第三区D1和D2，其中将形成沟道区。由掩模膜图案41界定的杂质区40形成于第二区93’以及与第二区93’相邻的部分第三区D1和D2中，使得杂质区40具有指定的深度。掩模膜图案41的宽度(W)为特征尺寸(F)的一至三倍。也就是说，掩模膜图案41的宽度(W)是栅极宽度的一至三倍，栅极将形成于后续步骤中。
其后，如图5所示，在掩模膜图案41被除去之后，在半导体衬底30上形成例如使用光敏膜的掩模膜图案51，其用于暴露其中将形成半导体衬底30的凹进沟道槽52的区域。接着，通过使用掩模膜图案51作为蚀刻掩模的蚀刻工艺，将半导体衬底30的暴露部分去除至指定深度。由以上蚀刻工艺所获得的凹进沟道槽52的深度(d)大于杂质区40的深度。优选地，凹进沟道槽52的深度(d)约为50埃至2500埃。由以上蚀刻工艺所获得的凹进沟道槽52的深度(d)大于杂质区40深度的原因在于，杂质区40的位置由于掩模膜图案(图4中的41)的未对准而改变至左或右并不影响器件阈值电压的均匀性。现在，将对此更详细地描述。
如图5中所示，即使由于掩模膜图案(图4中的41)的未对准而使杂质区40偏向左侧，也不会产生包围相邻晶体管的凹进沟道槽52的沟道部分之间的杂质浓度差。在凹进沟道槽52的深度(d)小于杂质区40并且凹进沟道槽52的底部被杂质区40包围的情况下，由于杂质区40的位置移动，会产生相邻晶体管的沟道区之间、特别是凹进沟道槽52的底部之间的阈值电压的差异。然而，在本发明中，因为凹进沟道槽52的底部与杂质区40无关，不会由于掩模膜图案的未对准而产生上述阈值电压的差异。
参考图6，栅极绝缘膜71形成在半导体衬底30的整个表面上，在半导体衬底30中形成了凹进沟道槽52。栅极绝缘膜71由氧化膜制成。接着，栅极导电膜72、金属硅化物膜73与绝缘覆盖膜74依次堆叠于栅极绝缘膜71上。栅极导电膜72由多晶硅膜制成。金属硅化物膜73由硅化钨(tungstensilicide)膜制成。绝缘覆盖膜74由氮化物膜制成。其后，光敏膜被涂敷到绝缘覆盖膜74上，且通过将该光敏膜曝光并显影该光敏膜而获得用于形成叠栅的掩模膜图案75。
如图7所示，使用掩模膜图案75顺序蚀刻绝缘覆盖膜74的暴露部分、金属硅化物膜73、栅极导电膜72与栅极绝缘膜71。藉此，获得叠栅85，其中栅极绝缘膜图案81、栅极导电膜图案82、金属硅化物膜图案83和绝缘覆盖膜图案84顺序堆叠。接着，掩模膜图案75被除去。
其后，如图8所示，金属硅化物膜图案83与栅极导电膜图案82的侧壁被氧化，由此产生氧化膜90，例如，栅极多晶氧化膜(gate poly oxidationfilm)。氧化膜90用于保护叠栅81在后续执行湿蚀刻时不受蚀刻溶液影响，且避免后面将形成的间隙壁(spacer)绝缘膜从栅极导电膜图案82抬起。接着，将n型杂质离子注入到设置有叠栅81的半导体衬底30的下部。由此，因为p型杂质离子被注入到位线结中，而未注入到存储节点结中，所以形成了具有非对称深度的源极/漏极结91。
其后，如图9所示，在将氮化物膜(未示出)沉积于包括叠栅85的结构的整个表面上之后，额外执行各向异性蚀刻工艺，由此形成间隙壁绝缘膜100。通过将间隙壁绝缘膜100所暴露的半导体衬底30的部分蚀刻至一较小深度而形成凹槽(groove)，并且该凹槽被掺杂多晶硅膜覆盖。接着，凹槽的表面经由化学机械抛光被变平。由此，形成位线接触衬垫(bit line contactpad)101与存储节点接触衬垫102。
图10为依据本发明另一实施例的截面图，示出了用于制造具有凹进沟道与非对称结的半导体器件的方法。
首先，通过与图3和4所示相同的步骤，将沟槽隔离膜31形成在半导体衬底30中，且阱区(未示出)形成于沟槽隔离膜31之间的半导体衬底30中。然后，通过涂敷光敏膜并执行光-蚀刻工艺，在半导体衬底30上形成界定杂质区40的掩模膜图案41，杂质区40用于调整阈值电压。其后，使用掩模膜图案41作为离子注入掩模执行离子注入工艺，形成用于调整阈值电压的杂质区40。
如图10所示，在用于调整阈值电压的杂质区40中的半导体衬底30的表面110中附加杂质的注入。此处，注入到半导体衬底30的表面110中的杂质为n型杂质离子，如P离子和As或砷离子。将n型杂质离子注入到半导体衬底30的表面110中防止了在杂质区40与半导体衬底30的其他区域之间的界面处电阻的增加。之后，本实施例的其他步骤与图5至10所示的相同。
从以上描述中可明显看出，本发明提供了一种用于制造具有凹进沟道与非对称结的半导体器件的方法，其中用以调整阈值电压的离子仅注入到除存储节点接触衬垫部分以外的半导体衬底的区域中，且栅极区凹进使杂质仅保留在位线接触衬垫区域上，由此即使在发生掩模膜图案的未对准时也能维持器件阈值电压的均匀性。
尽管为了说明的目的已经公开了本发明的优选实施例，但本领域技术人员将会理解的是，在不偏离由所附权利要求所公开的本发明的范围和精神的前提下，可以进行各种修改、添加和替换。

Claims (10)

1.一种具有凹进沟道与非对称结的半导体器件的制造方法，该方法包括以下步骤：
(a)提供半导体衬底，其包括存储节点结、位线结和所述存储节点结与所述位线结之间的沟道区；
(b)将离子注入到所述位线结和所述沟道区中以形成杂质区；
(c)蚀刻所述沟道区至比所述杂质区的深度更大的深度，以在所述衬底中形成凹进沟道；以及
(d)在所述衬底的该凹进沟道上形成叠栅。
2.如权利要求1所述的方法，其中所述杂质区具有自所述半导体衬底的表面50埃至2500埃的深度。
3.如权利要求1所述的方法，其中所述凹进沟道槽具有自所述半导体衬底的表面50埃至2500埃的深度。
4.如权利要求1所述的方法，其中注入离子的步骤(b)包括注入p型杂质离子。
5.如权利要求4所述的方法，其中所述p型杂质离子是从B离子、BF2离子和I离子所构成的组中选取的一种。
6.如权利要求1所述的方法，其中用于形成所述杂质区的掩模膜图案的宽度是特征尺寸的一至三倍。
7.如权利要求1所述的方法，其中用于形成所述杂质区的掩模膜图案的宽度是形成栅极的栅极掩模膜图案宽度的一至三倍。
8.如权利要求1所述的方法，其中步骤(b)还包括在形成所述杂质区之后注入n型杂质离子。
9.如权利要求8所述的方法，其中所述n型杂质离子从P离子和As离子构成的组中选取。
10.如权利要求8所述的方法，其中注入所述n型杂质离子使得所述n型杂质离子设置在所述杂质区的表面上。
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