KR100675889B1 - 리세스 채널을 가지는 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 리세스 채널을 가지는 반도체 소자는, 활성영역과 소자분리막이 접하는 부분 중 상기 활성영역의 양 측면에서 상호 엇갈리게 배치되는 제1 및 제2 트렌치를 갖는 반도체 기판과; 상기 활성영역의 반도체 기판 위에 배치되는 게이트 절연막과; 상기 활성영역을 가로지르면서 상기 제1 트렌치와 중첩되도록 상기 게이트 절연막 위에 배치되는 제1 게이트라인과; 그리고 상기 활성영역을 가로지르면서 상기 제2 트렌치와 중첩되도록 상기 게이트 절연막 위에 배치되는 제2 게이트라인을 포함한다.
트렌치, 웨이브게이트, 바 타입 마스크막 패턴

Description

리세스 채널을 가지는 반도체 소자 및 그 제조방법{Semiconductor device having recess channel and the method for fabricating the same}
도 1은 종래 기술에 따른 리세스된 채널을 가지는 반도체 소자를 나타내 보인 셈(SEM)사진이다.
도 2a 는 종래 기술에 따른 리세스 채널을 가지는 반도체 소자의 문제점을 설명하기 위해 나타내 보인 셈(SEM)사진이다.
도 2b는 도 2a의 X-X' 방향을 따라 절단한 모양을 나타낸 SEM사진이다.
도 3a 내지 도 7b는 본 발명에 따른 리세스 채널을 가지는 반도체 소자 및 그 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
300 : 반도체 기판 302 : 소자분리막
400 : 마스크막 패턴 500 : 제1 트렌치
502 : 제2 트렌치 708 : 제1 게이트라인
718 : 제2 게이트라인
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 리프레시 특성을 개선하는 리세스 채널을 가지는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 캐패시터의 리프레시 특성을 개선하는 공정에 대한 관심이 높아지고 있다. 반도체 메모리소자, 예컨대 디램(DRAM)과 같은 휘발성 메모리의 경우 주기적인 리프레시는 소자의 제조공정에서 대단히 중요한 역할을 하고 있다. 최근 이러한 리프레시 특성의 개선을 위하여 많은 연구가 이루어지고 있는데, 그중에서 라이너질화막은 리프레시 개선을 위한 물질로 이용되고 있다. 라이너질화막은 후속의 게이트절연막 형성을 위한 산화공정에서 산소 소스가 트렌치 소자분리막을 관통하는 것을 방지하기 위한 것으로서, 누설전류량의 감소에 기여하여 디램의 리프레시특성을 향상시킨다는 것은 이미 잘 알려져 있다. 또한, 리프레시 특성을 개선하기 위하여 캐패시터 물질을 고유전율을 가지는 물질로 바꾸는 연구가 제안되어 있다. 그중에서 캐패시터 물질로 많은 연구가 되고 있는 물질로 하프늄옥사이드(HfO₂)와 알루미늄(Al₂O₃)이 있다. 그러나 상기와 같은 방법으로는 리프레시 특성을 개선하는데 한계가 나타남에 따라 최근에 연구되고 있는 것이 리세스된 채널을 가지는 반도체 소자이다.
도 1은 종래 기술에 따른 리세스된 채널을 가지는 반도체 소자를 나타내 보인 셈(SEM)사진이다.
도 1을 참조하면, 리세스된 채널을 가지는 반도체 소자는 반도체 기판(100)의 표면으로부터 소정의 깊이로 트렌치를 형성한 후, 트렌치 상에 게이트 스택(112)을 배치하고, 소스/드레인 불순물을 주입하여 채널(A)을 형성한다. 게이트 스 택(112)은 게이트산화막패턴(104), 도전막패턴(106), 금속막패턴(108), 하드마스크막패턴(110)을 포함하여 형성할 수 있다. 그리고 상기 게이트 스택의 측면에는 스페이서막(114)이 배치된다. 이처럼 리세스된 채널(116)을 가지는 반도체 소자는 평면 채널을 가지는 반도체 소자에 비하여 게이트 채널의 길이가 길어지게 된다. 게이트 채널의 길이가 길어지면 그에 따라 셀 문턱전압이 상승하게 되는데, 셀 문턱전압이 상승하게 되면, 일정량의 셀 문턱전압까지 감소시키기 위해서 주입하는 불순물인 디플루오라이드(BF₂)의 양을 상대적으로 감소시킬 수 있다. 셀 문턱전압 조절용 불순물인 BF₂의 양을 감소시키면 셀 영역 쪽의 소스 및 드레인에 위치하는 공핍층의 폭이 증가하게 되고, 전계의 양을 감소시켜 정션 누설전류와 GIDL(Gate Induced Drain Leakage)를 감소시켜 리프레시 특성을 평면 채널을 가지는 반도체 소자에 비하여 2배 정도 증가시킬 수 있다.
도 2a 는 종래 기술에 따른 리세스 채널을 가지는 반도체 소자의 문제점을 설명하기 위해 나타내 보인 셈(SEM)사진이다.
도 2b는 도 2a의 X-X' 방향을 따라 절단한 모양을 나타낸 SEM사진이다.
도 2a 및 도 2b를 참조하면, 리세스 채널을 가지는 반도체 소자를 형성하는데 있어서, 리세스 채널 영역인 활성영역(200)과 소자분리영역(202)이 만나는 부분에 상기 반도체 기판과 소자분리막간의 식각율의 차이로 인하여 실리콘이 날카롭게(sharply) 남는 현상(이하 혼(horn)이라 칭함)(208)이 유발된다. 이와 같은 혼(208)이 발생하면 게이트 전극에 전류가 지나갈 때 혼(208)이 발생한 부분에 전계가 집중되면서 셀 문턱전압이 심하게 저하된다. 여기서 도면에 미설명된 부분은 측벽산화막(204) 및 라이너질화막(206)이다. 또한 혼(208)이 발생하면, 백 바이어스(back bias)에 대한 의존성을 급격히 증가시킨다. 즉 백 바이어스가 조금만 변해도 문턱전압이 급격히 변하게 된다. 또한 게이트 채널의 길이가 길어지면서 채널 저항이 증가하고 구동전류가 급격히 감소하는 문제가 발생하게 된다.
본 발명이 이루고자 하는 기술적 과제는 채널 저항을 감소시킴으로서 구동전류의 양을 증가시켜 리세스 게이트의 전기적 특성을 개선하는 리세스 채널을 가지는 반도체 소자의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 리세스 채널을 가지는 반도체 소자는 활성영역과 소자분리막이 접하는 부분 중 상기 활성영역의 양 측면에서 상호 엇갈리게 배치되는 제1 및 제2 트렌치를 갖는 반도체 기판과; 상기 활성영역의 반도체 기판 위에 배치되는 게이트 절연막과; 상기 활성영역을 가로지르면서 상기 제1 트렌치와 중첩되도록 상기 게이트 절연막 위에 배치되는 제1 게이트라인과; 그리고 상기 활성영역을 가로지르면서 상기 제2 트렌치와 중첩되도록 상기 게이트 절연막 위에 배치되는 제2 게이트라인을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 게이트라인은, 상기 제1 트렌치의 반대 측면에서 상대적으로 큰 폭을 갖는 것을 특징으로 한다.
제2 게이트라인은, 상기 제2 트렌치의 반대 측면에서 상대적으로 큰 폭을 갖는 것을 특징으로 한다.
본 발명에 따른 리세스 채널을 가지는 반도체 소자의 제조방법은 활성영역 및 소자분리영역이 정의되어 있는 반도체 기판을 준비하는 단계; 상기 반도체 기판 상에 활성영역과 소자분리영역이 접하는 부분 중 상기 활성영역의 양 측면을 상호 엇갈리게 노출시키는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 마스크로 한 식각공정을 수행하여 제1 및 제2 트렌치를 형성하는 단계; 상기 제1 및 제2 트렌치가 형성된 반도체 기판 위에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 위에 상기 제1 트렌치 및 제2 트렌치에 각각 중첩되는 제1 및 제2 게이트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 3a 내지 도 7b는 본 발명의 실시예에 따른 리세스 채널을 가지는 반도체 소자의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 3a 및 도 3b에 도시한 바와 같이, 반도체 기판(300) 위에 패드 산화막 및 패드 질화막(도시하지 않음)을 형성하고, 소자분리영역을 정의하는 식각마스크로 반도체 기판을 식각하여 트렌치(도시하지 않음)를 형성한다. 계속하여 트렌치 내부를 산화막으로 매립한 후, 화학적기계적연마(CMP; Chemical Mechanical Polishing)를 수행하여 소자분리막(302)을 형성하고, 인산 용액(H₃PO₄)을 이용하여 패드 질화막을 제거하여 활성영역(Y)과 소자분리영역(Z)을 정의한다.
여기서 도 3b는 도 3a의 A-A'축 , B-B'축 및 C-C'축을 따라 절단한 모양을 나타내보인 공정단면도이다. 이때, A-A'축 및 B-B'축은 도 3a에서 반도체 소자의 폭 방향으로 잘라낸 부분이고, C-C'축은 도 3a에서 반도체 소자의 길이방향으로 잘라낸 부분을 나타낸다.
다음에 도 4a 및 도 4b를 참조하면, 반도체 기판(300) 위에 감광막을 도포하고 패터닝하여 활성영역과 소자분리영역이 접하는 부분 중 활성영역의 양 측면을 상호 엇갈리게 노출시키는 마스크막 패턴(400)을 형성하여 리세스 채널 형성영역을 정의한다. 여기서 마스크막 패턴(400)은 종래 이용하는 라인(line) 타입이 아닌 작은 바 타입의 마스크막 패턴(400)을 이용하는 것이 바람직하다. 이때, 도 4b는 도 4a의 A-A'축, B-B'축 및 C-C'축을 따라 절단한 모양을 나타내보인 공정단면도이다. 여기서 도 4b의 A-A'축 및 B-B'축을 따라 절단한 모양을 나타내보인 도면을 참조하면, 바 타입의 마스크막 패턴(400)은 활성영역(Y)의 양 측면에 상호 엇갈리도록 형성된다.
다음에 도 5a 및 도 5b를 참조하면, 상기 마스크막 패턴(400)을 마스크로 한 식각공정을 수행하여 반도체 기판 상에 제1 트렌치(500) 및 제2 트렌치(502)를 형성한다. 이때, 소자분리막(302)부분은 반도체 기판(300)보다 식각율이 느리기 때문에 활성영역(Y)보다 트렌치의 깊이가 얇게 형성될 수 있다. 또한 활성영역(Y)의 양 측면을 상호 엇갈리게 노출하여 제1 및 제2 트렌치(500,502)가 형성되어 소자분리막(302)과 인접하는 활성영역 부분(504)(도 5a참조)이 종래의 방법에 비하여 1부분 으로 감소하기 때문에 혼(horn) 결함에 의한 전기적인 문제를 개선할 수 있다.
다음에 도 6a 및 도 6b를 참조하면, 제1 및 제2 트렌치(500,502) 및 반도체 기판(300)의 전면에 게이트절연막(600) 및 폴리막(602)을 형성한다. 여기서 게이트절연막(600)은 산화막으로 형성할 수 있고, 폴리막(602)은 폴리실리콘 등의 도전성 물질을 도포하여 형성할 수 있다. 이때, 폴리막(602)은 대략 1100Å의 두께로 두텁게 형성한다. 다음에 상기 폴리막(602)을 화학적기계적연마(CMP; Chemical Mechanical Polishing)방법을 수행하여 대략 650Å의 두께까지 평탄화한다. 폴리막(602)을 평탄화하지 않으면, 게이트라인에 단차가 발생하여 금속막에 보이드(void)가 발생할 수 있다. 이어서 평탄화를 수행한 폴리막(602) 위에 금속막(602), 하드마스크막(606)을 차례로 증착하고, 상기 하드마스크막(606) 위에 감광막을 도포한 뒤 게이트 형성을 위한 감광막 패턴(608)을 형성한다. 여기서 금속막(602)은 텅스텐실리사이드로 형성할 수 있고, 하드마스크막(606)은 질화막으로 형성할 수 있다.
도 6b는 도 6a의 A-A'축 , B-B'축 및 C-C'축을 따라 절단한 모양을 나타내보인 공정단면도이다. 도 6b를 참조하면, 본 발명에 따른 게이트 형성을 위한 감광막 패턴(608)은 부분적인 웨이브 게이트(partial wave gate) 형태를 나타내도록 형성한다. 즉, 상기 바 타입의 마스크막 패턴에 따라 제1 및 제2 트렌치(500,502)가 형성된 부분을 제외한 나머지 활성영역은 넓은 게이트 폭을 갖도록 형성할 수 있다.
다음에 도 7a 및 도 7b를 참조하면, 부분적인 웨이브 게이트 형성을 위한 감광막 패턴(608)을 마스크로 한 식각공정을 수행하여 제1 및 제2 트렌치(500,502)에 각각 중첩되는 제1 및 제2 게이트라인(708,718)을 형성한다. 이때, 제1 및 제2 게이트라인(708,718)은 부분적으로 웨이브 게이트 형태로 형성한다. 또한, 제1 및 제2 게이트라인(708,718)은 하드마스크막패턴(706,716), 금속막패턴(704,714), 도전막패턴(702,712) 및 게이트절연막패턴(700,710)을 포함하여 형성할 수 있다. 이 경우 활성영역(Y)에서 제1 및 제2 트렌치가 형성되지 않은 부분은 넓은 게이트 폭을 갖도록 형성함으로서 채널 길이를 보상할 수 있다. 도 7a 및 도 7b에 도시한 바와 같이, 활성 영역과 소자분리영역이 접하는 부분 중 활성 영역의 양 측면이 상호 엇갈리는 제1 게이트라인(708) 및 제2 게이트라인(718)을 형성할 경우, 리세스된 채널과 상대적으로 넓은 게이트 폭을 갖도록 형성되어 상기 리세스된 채널과 채널 길이가 대등하게 형성된다. 이에 따라 동일 문턱전압에서 채널 저항을 감소시켜 구동전류의 양을 대폭 증가시킬 수 있다. 또한 종래의 라인 타입의 마스크막 패턴을 이용하여 리세스 한 경우에 비하여 혼의 수가 2개에서 1개로 줄어들어 문턱전압의 저하 및 백 바이어스의 의존성을 대폭 감소시킬 수 있다.
여기서 도 7b는 도 7a의 A-A'축, B-B'축 및 C-C'축 방향을 따라 절단한 모양을 나타내보인 공정단면도이다. 도 7b의 A-A'축을 나타내보인 도면을 참조하면, 활성영역에서 제1 게이트라인(708)과 제2 게이트라인(718)이 서로 다른 게이트 폭을 가지며 도 7b의 B-B'축을 나타내보인 도면을 참조하면, 바 타입의 마스크막 패턴이 형성되지 않은 부분에서 제1 게이트라인(708)과 제2 게이트라인(718)의 게이트 폭이 변화하여 웨이브 형태의 게이트라인이 형성하는 것을 알 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 리세스 채널을 가지는 반도체 소자 및 그 제조방법에 의하면, 활성영역과 소자분리영역이 접하는 부분 중 활성영역의 양 측면을 상호 엇갈리게 하여 제1 및 제2 게이트라인을 형성함으로서 혼의 수를 감소시켜 문턱전압 감소 및 백 바이어스에 대한 의존성을 개선할 수 있다. 또한, 동일 문턱전압에서 채널 저항을 감소시켜 구동전류의 양을 증가시킬 수 있다.

Claims (4)

  1. 활성영역과 소자분리막이 접하는 부분 중 상기 활성영역의 양 측면에서 상호 엇갈리게 배치되는 제1 및 제2 트렌치를 갖는 반도체 기판과;
    상기 활성영역의 반도체 기판 위에 배치되는 게이트 절연막과;
    상기 활성영역을 가로지르면서 상기 제1 트렌치와 중첩되도록 상기 게이트 절연막 위에 배치되는 제1 게이트라인과; 그리고
    상기 활성영역을 가로지르면서 상기 제2 트렌치와 중첩되도록 상기 게이트 절연막 위에 배치되는 제2 게이트라인을 포함하는 것을 특징으로 하는 리세스 채널을 가지는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 게이트라인은, 상기 제1 트렌치의 반대 측면에서 상대적으로 큰 폭을 갖는 것을 특징으로 하는 리세스 채널을 가지는 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 게이트라인은, 상기 제2 트렌치의 반대 측면에서 상대적으로 큰 폭을 갖는 것을 특징으로 하는 리세스 채널을 가지는 반도체 소자.
  4. 활성영역 및 소자분리영역이 정의되어 있는 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 활성영역과 소자분리영역이 접하는 부분 중 상기 활성영역의 양 측면을 상호 엇갈리게 노출시키는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴을 마스크로 한 식각공정을 수행하여 제1 및 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치가 형성된 반도체 기판 위에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 위에 상기 제1 트렌치 및 제2 트렌치에 각각 중첩되는 제1 및 제2 게이트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 채널을 가지는 반도체 소자의 제조방법.
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