KR20070036974A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, STAR(Step-gated asymmetry recess) 셀을 형성하기 위한 반도체 소자의 제조방법으로서, 활성영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계와, 상기 기판 상에 활성영역의 길이방향에 따른 양측부 및 폭방향에 따른 중앙부를 노출시키는 마스크패턴을 형성하는 단계와, 상기 마스크패턴을 식각장벽으로 이용해서 노출된 기판 영역을 식각하여 활성영역을 단차지도록 함과 아울러 채널 폭에 해당하는 활성영역 부분의 표면적을 확장시키는 단계와, 상기 마스크패턴을 제거하는 단계와, 상기 활성영역의 길이방향에 따른 양측 단차부 상에 확장된 채널 폭을 갖는 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도.
도 2는 도 1b의 a-a'선에 따른 단면도.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도.
도 4는 도 3c에 대응하는 사시도.
도 5는 도 4의 b-b'선에 따른 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
A' : 활성영역 M1 : 제1마스크패턴
M2 : 마스크용 질화막 M3 : 마스크패턴
300 : 반도체기판 310 : 소자분리막
320 : 게이트절연막 330 : 게이트도전막
340 : 하드마스크막 350 : 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, STAR 셀 구조의 반도체 소자를 제조함에 있어서 채널의 유효 폭을 증가시켜 소자의 전기적 특성을 개선할 수 있는 방법에 관한 것이다.
최근, 고집적 모스펫(MOSFET) 소자의 디자인 룰이 100nm급 이하로 급격히 감소함에 따라 그에 대응하는 셀 트랜지스터의 채널 길이도 매우 감소되는 실정이다. 또한, 반도체기판의 도핑 농도 증가에 따른 전계(electric field) 증가로 접합 누설전류가 증가하여 기존의 플래너(planar) 채널 구조를 갖는 트랜지스터의 구조로는 디램(DRAM)의 리프레쉬 특성을 향상시키는데 그 한계점에 이르렀다. 이에 따라, 유효 채널 길이(effective channel length)를 확보할 수 있는 다양한 연구가 진행되고 있다.
이러한 노력의 하나로 최근 STAR(Step-gated asymmetry recess) 셀 구조가 제안되었다. STAR 셀은 활성영역의 일부를 식각하여 상기 활성영역이 단차지도록 만들고, 상기 단차진 활성영역의 단차부에 게이트를 형성하여 모스펫 소자에서의 유효 채널 길이를 증가시켜 준 구조로서, 단채널효과를 줄여주어 낮은 문턱전압 도우즈로도 원하는 정도의 문턱전압을 얻을 수 있으며, 그러므로, 모스펫 소자에 걸리는 전계를 낮출 수 있어서 데이터를 갱신하는 리프레쉬 시간을 기존의 평면형 셀 구조에 비해 3배 이상 증가시킬 수 있다.
특히, 이와 같은 STAR 셀은 기존 공정에 간단한 공정을 추가하거나 변경하여 구현할 수 있으므로, 그 적용이 매우 용이해서 현재로선 메모리 반도체 소자의 고집적화에 따른 문턱전압 마진 및 리프레쉬 시간의 감소 문제를 해결할 수 있는 매 우 유효한 방법으로 대두되고 있다.
도 1a 및 도 1b는 종래 기술에 따른 STAR 셀 구조를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도로서, 이를 설명하면 다음과 같다.
도 1a을 참조하면, 활성영역(A)을 한정하는 소자분리막(110)이 구비된 반도체기판을 마련한 후, 상기 기판 상에 활성영역(A)의 길이방향에 따른 중앙부를 가리는 마스크패턴(M)을 형성한다. 그런 다음, 상기 마스크패턴(M)을 식각장벽으로 이용해서 활성영역(A) 양측부 일부 두께를 식각하여 활성영역을 단차지도록 만든다.
도 1b를 참조하면, 마스크패턴(M)을 제거한 상태에서, 상기 단차진 활성영역(A)의 단차부에 비대칭 단차(asymmetry step) 구조의 게이트(150)를 형성한다. 여기서, 상기 게이트(150)는 게이트절연막, 게이트도전막 및 하드마스크막의 적층구조로 형성하는데, 통상, 상기 게이트절연막은 열산화법에 의한 산화막으로 형성하고, 게이트도전막은 폴리실리콘막과 금속계막의 적층막으로 형성하며, 하드마스크막은 질화막으로 형성한다.
도 2는 도 1b의 a-a'선에 따른 단면도로서, 이를 참조하면, STAR 셀 구조에서는 활성영역(A)을 단차지게 함으로써 종래의 플래너 셀 구조 보다 채널의 유효 길이를 크게 증가시킬 수 있음을 알 수 있다. 도면에서 도면부호 100은 반도체기판을, 120은 게이트절연막을, 130은 게이트도전막을, 그리고 140은 하드마스크막을 각각 나타낸다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 수행하여 STAR 셀 구조를 갖는 반도체 소자를 제조한다.
그러나, 전술한 종래의 STAR 셀 형성 공정에서는 단차부에 해당하는 채널의 유효 길이는 증가시킬 수 있지만, 도 1b의 W에 해당하는 활성영역(A)의 유효 폭(effective width)은 기존의 플래너 셀 구조와 동일하다는 한계점이 있다. 이에 따라, 최근 반도체 소자의 고집적화로 채널 폭이 감소함에 따라 콘택 면적이 감소하여 접촉 저항이 증가하는 문제가 야기될 뿐 아니라, 채널을 통한 전류 구동능력(current drivability)이 악화되어 구동전류(Idsat)가 감소하고, 소자의 턴-온(Turn-on) 특성이 열화되는 문제점이 발생된다.
한편, 종래 기술에서 채널의 폭을 증가시키기 위한 방안으로서 상기 채널 폭에 대응하는 활성영역(A)의 폭을 증가시키기 위해 소자분리막(110)의 크기를 줄이는 방법을 생각해 볼 수 있으나, 이 경우 소자분리막(110) 형성시 트렌치의 갭-필(gap-fill) 특성이 열화된다는 문제가 발생한다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, STAR 셀 구조의 반도체 소자를 제조함에 있어서 소자분리영역의 크기를 줄이지 아니하고도 채널의 유효 폭을 증가시켜서 갭-필 문제 없이 소자의 전기적 특성을 개선할 수 있는 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 STAR 셀을 형성하기 위한 반도체 소자의 제조방법으로서, 활성영역을 한정하는 소 자분리막이 구비된 반도체기판을 제공하는 단계; 상기 기판 상에 활성영역의 길이방향에 따른 양측부 및 폭방향에 따른 중앙부를 노출시키는 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각장벽으로 이용해서 노출된 기판 영역을 식각하여 활성영역을 단차지도록 함과 아울러 채널 폭에 해당하는 활성영역 부분의 표면적을 확장시키는 단계; 상기 마스크패턴을 제거하는 단계; 및 상기 활성영역의 길이방향에 따른 양측 단차부 상에 확장된 채널 폭을 갖는 게이트를 형성하는 단계;를 포함한다.
여기서, 상기 마스크패턴을 형성하는 단계는 상기 기판 상에 소망하는 마스크패턴의 폭 보다 좁은 폭을 갖는 제1마스크패턴을 형성하는 단계; 상기 제1마스크패턴을 포함한 기판 결과물 상에 마스크용 막을 일정한 두께로 증착하는 단계; 및 상기 마스크용 막을 이방성 식각하여 활성영역의 길이방향에 따른 양측부 및 폭방향에 따른 중앙부를 노출시키는 단계;를 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도이다.
도 3a를 참조하면, 활성영역(A')을 한정하는 소자분리막(310)이 구비된 반도체기판을 마련한 후, 공지의 포토 공정에 따라 상기 기판 상에 활성영역(A')의 길이방향에 따른 양측부 및 폭방향에 따른 중앙부를 노출시키는 제1마스크패턴(M1)을 형성한다. 여기서, 상기 제1마스크패턴(M1)은 질화막 재질로 형성하되, 최종적으로 구현하고자 하는 소망하는 마스크패턴의 폭 보다 좁은 폭을 갖도록 형성한다.
도 3b를 참조하면, 상기 제1마스크패턴(M1)을 포함한 기판 결과물 상에 마스크용 질화막(M2)을 일정한 두께로 증착한 후, 상기 마스크용 질화막(M2)을 이방성 식각하여 소망하는 폭을 가지면서 활성영역의 길이방향에 따른 양측부 및 폭방향에 따른 중앙부를 노출시키는 마스크패턴(M3)을 형성한다.
이와 같이, 본 발명에서는 먼저 소망하는 마스크패턴(M3)의 크기 보다 작은 크기를 갖는 제1마스크패턴(M1)을 형성한 후, 마스크용 질화막(M2)의 증착 및 이방성 식각 공정을 통해 소망하는 폭 및 간격을 갖는 마스크패턴(M3)을 형성한다. 이것은 최종적으로 구현해야 하는 마스크패턴(M3)간 간격, 특히 활성영역(A')의 폭방향에 따른 마스크패턴(M3)간 간격이 매우 좁아 기존의 포토 장비로는 상기와 같은 좁은 간격을 갖는 마스크패턴(M3)을 한 번의 패터닝으로 구현하기 어렵기 때문이다. 이에, 본 발명에서는 소망하는 마스크패턴(M3)의 크기 보다 작은 크기의 제1마스크패턴(M1)을 형성한 후, 상기 제1마스크패턴(M1)의 측벽에 형성하는 마스크용 질화막(M2)의 두께를 미세하게 조절함으로써 최종적으로 소망하는 폭 및 간격을 갖는 마스크패턴(M3)을 구현한다.
그런 다음, 상기 마스크패턴(M3)을 식각장벽으로 이용해서 노출된 활성영역(A')의 길이방향에 따른 양측부 및 폭방향에 따른 중앙부를 식각하여 활성영역(A')을 단차지도록 함과 아울러 채널 폭에 해당하는 활성영역(A')의 표면적을 확장시킨다.
도 3c를 참조하면, 마스크패턴을 제거한 상태에서, 상기 기판 결과물 전면 상에 게이트절연막, 게이트도전막 및 하드마스크막을 차례로 형성한 후, 상기 막들을 순차로 식각하여 활성영역(A')의 길이방향에 따른 양측 단차부 상에 확장된 채널 폭을 갖는 게이트(350)들을 형성한다. 여기서, 상기 게이트절연막은 종래 기술에서와 마찬가지로 열산화법에 의한 산화막으로 형성하고, 게이트도전막은 폴리실리콘막과 금속계막의 적층막으로 형성하며, 하드마스크막은 질화막으로 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.
도 4는 도 3c에서 어느 하나의 활성영역에 대한 기판 결과물을 도시한 사시도이며, 한편, 도 5는 도 4의 b-b'선에 따른 단면도이다. 도면에서 도면부호 300은 반도체기판을, 320은 게이트절연막을, 330은 게이트도전막을, 그리고 340은 하드마스크막을 각각 나타낸다.
도 4 및 도 5를 참조하면, 본 발명은 STAR 셀 구조의 반도체 소자를 형성함에 있어서, 활성영역의 길이방향에 따른 양측부를 일부 두께 식각하여 활성영역을 단차지게 함과 아울러 활성영역의 폭방향에 따른 중앙부를 일부 두께 식각하여 채널 폭에 해당하는 활성영역의 표면적을 증가시킨다. 이 경우, 채널의 유효 길이를 증가시킬 수 있음은 물론 활성영역(A')의 크기을 종래와 동일하게 유지한 상태에서도 채널의 유효 폭을 크게 증가시킬 수 있다.
이와 같이, 본 발명은 활성영역의 폭 방향에 따른 중앙부를 식각하여 채널 폭에 해당하는 활성영역의 표면적을 증가시킴으로써, 종래의 STAR 셀 구조에서 한 계점으로 지적되었던 채널 폭 증가에 대한 제약을 극복할 수 있다. 이에 따라, 본 발명은 채널에서의 전류 구동능력(current drivability)을 개선시켜 동일한 셀 사이즈에서 트랜지스터의 구동전류(Idsat)를 증가시키고, 턴-온(Turn-on) 저항을 감소시킬 수 있다. 그러므로, 본 발명은 소자의 턴-온(Turn-on) 특성 및 신호 전달 속도 등 소자의 전기적 특성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 STAR 셀 구조의 반도체 소자를 제조함에 있어서, 활성영역의 폭방향에 따른 중앙부 일부 두께를 식각함으로써 소자분리영역의 면적을 감소시키지 않고 채널의 유효 폭을 증가시킬 수 있다. 그러므로, 본 발명은 STAR 셀에서 채널을 통한 전류 흐름 특성을 개선하여 트랜지스터의 구동전류(Idsat)를 증가시키고, 턴-온(Turn-on) 저항을 감소시켜 소자의 턴-온(Turn-on) 특성 및 신호 전달 속도 등 소자의 전기적 특성을 개선할 수 있다.

Claims (2)

  1. 활성영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계;
    상기 기판 상에 활성영역의 길이방향에 따른 양측부 및 폭방향에 따른 중앙부를 노출시키는 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 식각장벽으로 이용해서 노출된 기판 영역을 식각하여 활성영역을 단차지도록 함과 아울러 채널 폭에 해당하는 활성영역 부분의 표면적을 확장시키는 단계;
    상기 마스크패턴을 제거하는 단계; 및
    상기 활성영역의 길이방향에 따른 양측 단차부 상에 확장된 채널 폭을 갖는 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 마스크패턴을 형성하는 단계는
    상기 기판 상에 소망하는 마스크패턴의 폭 보다 좁은 폭을 갖는 제1마스크패턴을 형성하는 단계;
    상기 제1마스크패턴을 포함한 기판 결과물 상에 마스크용 막을 일정한 두께로 증착하는 단계; 및
    상기 마스크용 막을 이방성 식각하여 활성영역의 길이방향에 따른 양측부 및 폭방향에 따른 중앙부를 노출시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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