KR20070032470A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 활성영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계와, 상기 활성영역의 폭방향에 따른 양측 가장자리를 식각하여 상기 활성영역의 중앙부를 돌출시키는 단계와, 상기 중앙부가 돌출되어 표면적이 증가된 활성영역 상에 3차원 채널 구조를 갖도록 게이트들을 형성하는 단계와, 상기 게이트 양측의 표면적이 증가된 활성영역 내에 접합영역을 형성하는 단계와, 상기 결과물 상에 게이트를 덮도록 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 수 개의 게이트 및 그들 사이의 접합영역을 동시에 노출시키는 콘택홀을 형성하는 단계와, 상기 게이트들 사이의 접합영역 상에 도전막을 매립하여 랜딩플러그를 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래의 문제를 설명하기 위한 평면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도.
도 3a 및 도 3b는 각각 도 2b 및 도 2c의 a-a'선에 따른 단면도.
도 3c는 도 2e b-b'선에 따른 단면도.
도 3d는 도 2e c-c'선에 따른 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
A : 활성영역 M : 마스크패턴
200 : 반도체기판 201 : 소자분리막
202 : 게이트절연막 203 : 게이트도전막
204 : 하드마스크막 205 : 게이트
206 : 접합영역 207 : 층간절연막
208 : 랜딩플러그
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 트랜지스터의 채널영역 및 접합영역의 유효 면적을 확장시켜 전류 특성 및 콘택 저항을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 제조는 활성영역을 한정하는 소자분리막이 구비된 반도체기판 상에 게이트들을 형성한 후, 상기 게이트 양측 활성영역 내에 접합영역을 형성하고, 상기 결과물 상에 게이트를 덮도록 층간절연막을 형성하고나서, 상기 층간절연막을 식각하여 수 개의 게이트들 및 이들 사이의 접합영역을 노출시키는 콘택홀을 형성한다음, 상기 콘택홀을 플러그용 도전막으로 매립하여 랜딩플러그(Landing Plug)를 형성하고, 상기 랜딩플러그들과 콘택되도록 비트라인 및 캐패시터를 형성하는 방식으로 진행된다.
그러나, 반도체 소자의 고집적화로 트랜지스터의 채널 길이(length)와 폭(width) 및 접합영역의 면적은 감소하고, 채널 및 접합영역으로의 도핑 농도는 증가하고 있는 추세이고, 이러한 추세에 따라, 소자의 전기적 특성이 열화되는 문제가 유발된다.
자세하게, 상기 채널 길이와 폭의 축소는 채널을 통한 전류 흐름 특성을 열화시키고 포화전류(Idsat)의 양을 감소시켜 소자의 구동 및 리프레쉬 특성을 열화시키게 된다. 한편 상기 접합영역의 면적 감소는 접합영역과 랜딩플러그간 콘택 불량 및 콘택 저항을 증가시켜 소자의 특성 및 제조 수율을 감소시킨다. 이하에서는 도 1을 참조하여 상기한 종래 기술의 문제점을 설명하도록 한다.
도 1은 활성영역(A)을 한정하는 소자분리막(101)을 구비한 반도체기판 상에 게이트(105)를 형성한 반도체 소자의 평면도로서, 여기서 도면부호 W에 해당하는 길이가 채널의 폭(width)이고, 도면부호 S 와 D에 해당하는 넓이가 각각 소오스영역 및 드레인영역의 면적을 나타낸다. 그런데, 이미 설명한 바와 같이, 반도체 소자의 고집적화가 진행됨에 따라 W의 길이 및 S와 D의 면적이 감소하게 되어 소자의 전기적 특성이 열화되는 문제점이 발생한다.
상기한 종래 기술의 문제점들을 해결하기 위한 방안으로서, 소자분리막의 면적을 축소하여 소자분리막에 의해 정의되는 활성영역의 면적을 증가시키는 방법을 생각해 볼 수 있으나, 이 경우 소자분리막 형성시 매립시켜야하는 트렌치의 폭이 감소하여 갭-필(Gap-fill)이 어려워진다는 문제가 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 소자분리막 형성시 트렌치의 갭-필 특성이 열화되는 문제점 없이 트랜지스터의 채널영역 및 접합영역의 유효 면적을 확장시켜 전류 특성 및 콘택 저항을 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 활성영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계; 상기 활성영역의 폭방향에 따른 양측 가장자리를 식각하여 상기 활성영역의 중앙부를 돌출시키는 단계; 상기 중앙부가 돌출되어 표면적이 증가된 활성영역 상에 3차원 채널 구조를 갖도록 게이트들을 형성하는 단계; 상기 게이트 양측의 표면적이 증가된 활성영 역 내에 접합영역을 형성하는 단계; 상기 결과물 상에 게이트를 덮도록 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 수 개의 게이트 및 그들 사이의 접합영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 및 상기 게이트들 사이의 접합영역 상에 도전막을 매립하여 랜딩플러그를 형성하는 단계;를 포함한다.
여기서, 상기 활성영역의 폭방향에 따른 양측 가장자리는 100∼2000Å 깊이로 식각한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도이다.
도 2a를 참조하면, 반도체기판의 소자분리영역에 공지의 STI(Shollow Trench Isolation) 공정에 따라 활성영역(A)을 한정하는 트렌치형의 소자분리막(201)을 형성한다.
도 2b를 참조하면, 상기 기판 상에 활성영역(A)의 폭방향에 따른 양측 가장자리와 그와 인접한 소자분리막(201) 일부분을 노출시키는 마스크패턴(M)을 형성한다. 그런다음, 상기 마스크패턴(M)을 식각장벽으로 이용해서 노출된 활성영역(A)의 일부 두께를 식각하여 상기 활성영역(A)의 폭방향으로의 중앙부를 돌출시킨다.
도 3a는 도 2b의 a-a'선에 따른 단면도로서, 이를 참조하면, 상기 기판(200) 활성영역의 폭방향에 따른 가장자리가 식각되어 그 중앙부가 돌출된 것을 확인할 수 있으며, 이와 같이, 활성영역 중앙부가 돌출되면서 돌출부의 측면이 노출되어 활성영역의 표면적은 증가한다.
도 2c를 참조하면, 마스크패턴을 제거한 상태에서, 상기 표면적이 증가된 활성영역(A)을 포함한 기판(200) 상에 게이트절연막, 게이트도전막 및 하드마스크막을 차례로 형성한 후, 상기 막들을 식각하여 게이트(205)들을 형성한다. 여기서, 상기 게이트절연막은 통상 열산화법에 의한 산화막으로 형성하고, 상기 게이트도전막은 폴리실리콘막과 텅스텐실리사이드막의 적층막 또는 폴리실리콘막과 텅스텐막의 적층막으로 형성하며, 한편, 상기 하드마스크막은 질화막으로 형성한다.
도 3b는 도 2c의 a-a'방향 단면도로서, 이를 참조하면, 상기 본 발명의 게이트(205)는 기판(200) 활성영역 상에서 "
Figure 112005051943012-PAT00001
" 모양으로 형성되며, 그러므로, 게이트 하부에서 정의되는 채널영역은 3차원 구조를 갖게 된다. 도면에서 미설명된 도면부호 202는 게이트절연막을, 203은 게이트도전막을, 그리고 204는 하드마스크막을 각각 나타낸다.
이와 같이, 본 발명은 활성영역의 폭방향에 따른 가장자리를 식각하여 활성영역의 중앙부를 돌출시킨 후, 상기 중앙부가 돌출된 활성영역을 감싸도록 게이트(205)를 형성함으로써, 3차원 구조를 갖는 채널영역을 구현할 수 있어서 종래 플래너형 채널에 비해 채널영역의 유효 면적을 크게 증가시킬 수 있다. 그러므로, 본 발명은 채널영역을 통한 전류 흐름 특성을 개선하고 포화전류(Idsat)의 양을 증가시킬 수 있고, 이에 따라, 소자의 구동 및 리프레쉬 특성을 크게 향상시킬 수 있다.
도 2d를 참조하면, 상기 게이트(205) 양측벽에 스페이서(미도시)를 형성하고, 상기 스페이서(미도시)를 포함한 게이트(205) 양측의 활성영역 내에 불순물을 이온주입하여 접합영역(206)을 형성한다. 여기서, 상기 접합영역(206)도 채널영역과 마찬가지로 중앙부가 돌출된 형태를 가지므로, 그 표면적은 종래 플래너형 접합영역의 표면적에 비해 상당히 증가된다.
도 2e를 참조하면, 상기 결과물 상에 스페이서(미도시)를 포함한 게이트(205)를 덮도록 층간절연막(207)을 형성하고, 상기 층간절연막(207)을 식각하여 수 개의 게이트(205)들 및 그들 사이의 접합영역(206)을 동시에 노출시키는 콘택홀을 형성한 후, 상기 콘택홀을 매립하도록 결과물 전면 상에 플러그용 도전막을 증착한 다음, 상기 플러그용 도전막을 게이트(205)의 하드마스크막(204)이 노출될때 까지 CMP(Chemical Mechanical Polishing)하여 접합영역과 콘택되는 랜딩플러그(208)들을 형성한다.
도 3c는 도 2e의 b-b' 방향에 따른 단면도로서 비트라인용 콘택플러그와 콘택될 랜딩플러그 부분의 단면을 보여주고, 도 3d는 도 2e의 c-c' 방향에 따른 단면도로서 스토리지노드용 콘택플러그와 콘택될 랜딩플러그 부분의 단면을 보여낸다.
도 3c 및 도 3d를 참조하면, 상기 랜딩플러그(208)들의 모양도 게이트(205)와 마찬가지로 활성영역 상에서 "
Figure 112005051943012-PAT00002
" 모양으로 형성되어, 종래 플래너형 랜딩플러그에 비해 접합영역(206)과 콘택되는 면적이 크게 증가한다. 그러므로, 본 발명은 랜딩플러그 형성시 공정 마진을 향상시킬 수 있고, 랜딩플러그와 접합영역간의 콘택 저항을 감소시킬 수 있어서 불량율을 감소시키고 소자의 특성을 개선할 수 있 다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 활성영역의 폭방향에 따른 가장자리 일부 두께를 식각하여 활성영역의 중앙부를 돌출시켜 활성영역의 표면적을 증가시킴으로써, 트랜지스터의 채널영역 및 접합영역의 유효 면적을 증가시킬 수 있다. 이에 따라, 본 발명은 채널을 통한 전류 흐름 특성을 개선하여 포화전류(Idsat) 및 리프레쉬 특성을 개선시킬 수 있고, 아울러 접합영역에서의 콘택 불량 및 콘택 저항을 감소시켜 소자의 신뢰성 및 제조 수율을 개선할 수 있다.

Claims (2)

  1. 활성영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계;
    상기 활성영역의 폭방향에 따른 양측 가장자리를 식각하여 상기 활성영역의 중앙부를 돌출시키는 단계;
    상기 중앙부가 돌출되어 표면적이 증가된 활성영역 상에 3차원 채널 구조를 갖도록 게이트들을 형성하는 단계;
    상기 게이트 양측의 표면적이 증가된 활성영역 내에 접합영역을 형성하는 단계;
    상기 결과물 상에 게이트를 덮도록 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 수 개의 게이트 및 그들 사이의 접합영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 및
    상기 게이트들 사이의 접합영역 상에 도전막을 매립하여 랜딩플러그를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 활성영역의 폭방향에 따른 양측 가장자리는 100∼2000Å 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
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