KR20030090876A - 집적 회로 디바이스 및 그 제조방법 - Google Patents

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KR20030090876A
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Abstract

본 발명은 단채널 현상을 방지하면서, 게이트 전극의 어스펙트비를 감소시킬 수 있는 집적 회로 디바이스 및 그 제조방법을 개시한다. 개시된 본 발명의 집적회로 디바이스는, 액티브 영역을 한정하는 소자 분리막을 구비하는 반도체 기판과, 상기 반도체 기판상에 형성되며, 하부의 선폭이 상부의 선폭보다 큰 게이트 전극, 및 상기 게이트 전극과 반도체 기판 사이에 개재되는 게이트 산화막을 포함하며, 상기 게이트 산화막은 상기 액티브 영역과 소자 분리막 사이의 접경 부분에 형성되는 후막의 제 1 게이트 산화막과, 상기 제 1 게이트 산화막으로 둘러싸여진 상기 게이트 산화막 중앙 영역에 형성되는 박막의 제 2 게이트 산화막을 포함한다.

Description

집적 회로 디바이스 및 그 제조방법{Integrated circuit device and method for manufacturing the same}
본 발명은 집적 회로 디바이스 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 게이트 전극의 어스펙트비를 감소시키면서, 단채널 현상을 방지할 수 있는 집적 회로 디바이스 및 그 제조방법에 관한 것이다.
최근 반도체 메모리 디바이스는 고속 및 대용량을 실현하기 위하여, 집적도가 지속적으로 증가되고 있고, 특히, 반도체 메모리 소자 중 하나인 디램의 집적도가 기가 비트(giga bit) 이상이 됨에 따라, 디자인 룰(design rule)이 0.15㎛ 이하로 감소되고 있다.
그러나, 디자인 룰이 0.15㎛ 이하로 감소되면, MOS 트랜지스터의 각 부분들의 선폭이 크게 감소하게 된다. 그중, 게이트 전극의 임계치수(CD:critical dimension)가 감소하게 되면, MOS 트랜지스터의 채널 길이가 짧아지게 되어, 채널내에 강한 전계가 발생되고, 이로 인하여 핫 캐리어 현상 및 펀치 스루 현상등의 단채널 현상이 유발된다.
더욱이, 상기 게이트 전극은 그 높이는 감소되지 않은 반면, 선폭이 감소되었으므로, 어스펙트비가 증대된다. 이와같이 게이트 전극의 어스펙트비가 증대되면, 후속의 층간 절연막 형성 공정시, 게이트 전극 사이의 공간에 보이드가 발생될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 단채널 현상을 방지하면서, 게이트 전극의 어스펙트비를 감소시킬 수 있는 집적 회로 디바이스를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 상기한 집적 회로 디바이스의 제조방법을 제공하는 것이다.
도 1은 본 발명에 따른 집적 회로 디바이스의 평면도이다.
도 2a 내지 도 2f는 본 발명에 따른 집적 회로 디바이스의 제조방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
10 : 반도체 기판 15 : 소자 분리막
20 : 액티브 영역 60 : 게이트 전극
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과같다.
먼저, 본 발명의 일 견지에 따른 집적회로 디바이스는, 액티브 영역을 한정하는 소자 분리막을 구비하는 반도체 기판과, 상기 반도체 기판상에 형성되며, 하부의 선폭이 상부의 선폭보다 큰 게이트 전극, 및 상기 게이트 전극과 반도체 기판 사이에 개재되는 게이트 산화막을 포함하며, 상기 게이트 산화막은 상기 액티브 영역과 소자 분리막 사이의 접경 부분에 형성되는 후막의 제 1 게이트 산화막과, 상기 제 1 게이트 산화막으로 둘러싸여진 상기 게이트 산화막 중앙 영역에 형성되는 박막의 제 2 게이트 산화막을 포함한다.
여기서, 상기 게이트 전극은 역 T자형을 갖을 수 있고, 상기 게이트 전극의 가장자리 부분과 오버랩되는 게이트 산화막이 상기 게이트 전극 중앙 부분과 오버랩되는 게이트 산화막보다 약 10 내지 20Å 정도 더 두꺼울 수 있다. 또한, 상기 게이트 전극의 양측에는 게이트 측벽 스페이서가 더 형성된다.
또한, 본 발명의 다른 견지에 따른 집적회로 디바이스의 제조방법은 다음과 같다. 소자 분리막에 의하여 액티브 영역이 한정된 반도체 기판 상에 제 1 게이트 산화막을 증착한다. 그리고나서, 상기 제 1 게이트 산화막을 소정 부분 패터닝하여, 상기 반도체 기판의 소정 부분을 노출시킨다음, 상기 노출된 반도체 기판상에 상기 제 1 게이트 산화막보다 박막인 제 2 게이트 산화막을 형성한다. 그후, 상기 제 1 및 제 2 게이트 산화막 상부에 도전층과 하드 마스크막을 증착하고, 상기 하드 마스크막과 상기 도전층의 소정 두께만큼을 패터닝한다. 이어서, 상기 패터닝된 하드 마스크막 및 도전층의 측벽에 스페이서를 형성하고, 상기 측벽 스페이서를 마스크로 하여, 상기 노출된 도전층을 패터닝하여, 게이트 전극을 형성한다.
상기 제 1 게이트 산화막은 상기 게이트 전극이 형성될 영역이 노출되도록 식각하되, 상기 소자 분리막과 상기 액티브 영역의 접경 부분에 해당하는 게이트 전극이 형성될 영역에는 제 1 게이트 산화막이 잔류하도록 식각한다.
상기 제 2 게이트 산화막은 상기 제 1 게이트 산화막보다 약 10 내지 20Å 정도 얇게 형성함이 바람직하다.
상기 도전층은 도핑된 폴리실리콘막과 전이 금속 실리사이드막을 포함하고,상기 도전층의 소정 두께만큼을 패터닝하는 단계에서, 상기 전이 금속 실리사이드막 및 도핑된 폴리실리콘막의 소정 두께만큼을 패터닝함이 바람직하다.
또한, 상기 게이트 전극을 형성하는 단계 이후에, 상기 결과물 표면을 GPOX(gate poly oxide) 처리하는 단계와, 상기 측벽 스페이서 표면에 박막의 측벽 스페이서를 형성하는 단계를 더 포함할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
첨부한 도면 도 1은 본 발명에 따른 집적 회로 디바이스의 평면도이고, 도 2a 내지 도 2f는 본 발명에 따른 집적 회로 디바이스의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 1 및 도 2a를 참조하여, 반도체 기판(10) 상부에 액티브 한정용 마스크(도시되지 않음)를 형성한다음, 상기 액티브 한정용 마스크의 형태로 반도체 기판(10)을 소정 깊이만큼 식각하여 트랜치(도시되지 않음)를 형성한다. 다음, 트랜치 내부에 절연물을 매립하여 STI 소자 분리막(15)을 형성하고, 액티브 한정용 마스크를 공지의 방식으로 제거한다. 이때, 액티브 한정용 마스크는 예를들어 실리콘 질화막일 수 있으며, 소자 분리막(15)에 의하여 액티브 영역(20)이 한정된다. 소자 분리막(15)이 형성된 반도체 기판(10) 상부에 제 1 게이트 산화막(25)을 증착한다. 이때, 제 1 게이트 산화막(25)은 원하는 MOS 트랜지스터의 게이트 산화막의 두께보다 소정 두께 예를들어, 10 내지 20Å 정도 두껍게 형성함이 바람직하다. 제 1 게이트 산화막(25)은 알려진 바와 같이 후속의 이온 공정시 반도체 기판(10) 표면을 보호하기 위한 막이다. 이어서, 반도체 기판(10) 내부에 웰(well) 형성용 불순물들을 이온 주입하여, 웰(도시되지 않음)을 형성한다. 그 다음, 제 1 게이트 산화막(24) 상부에 공지의 방식으로 포토레지스트 패턴(30)을 형성한다. 이때, 포토레지스트 패턴(30)은 이후 게이트 전극이 형성될 영역을 노출시키도록 형성되되,단, 액티브 영역(20)과 소자 분리막(15)의 접경 부분(A)은 차폐하도록 형성된다.
계속해서 도 1 및 도 2b를 참조하여, 포토레지스트 패턴(30)을 마스크로 하여, 제 1 게이트 산화막(25)을 식각한다. 포토레지스트 패턴(30)을 공지의 방식으로 제거하여, 반도체 기판(10) 표면을 노출시킨다. 이때, 제 1 게이트 산화막(25)은 이온 주입 공정 이후 모두 제거하는 것이 일반적이나, 본 실시예에서는 제 1 게이트 산화막(25)을 액티브 영역(20)과 소자 분리막(15)의 접경 부분에 잔류시킨다. 그후, 노출된 반도체 기판(10) 표면, 즉, 노출된 소자 분리막(15)과 액티브 영역(20)에 제 2 게이트 산화막(35)을 성장한다. 이때, 제 2 게이트 산화막(35)은 제 1 게이트 산화막(25)보다 약 10 내지 20Å 정도 두껍게 형성된다. 그러면, 제 2 게이트 산화막(35)은 액티브 영역(20)과 소자 분리막(15)의 경계 부분을 제외한 게이트 전극(도시되지 않음)이 형성될 영역에 형성된다. 여기서, 도 1의 도면 부호 100은 제 2 게이트 산화막(35)이 형성되는 영역을 나타낸다.
도 1 및 도 2c를 참조하여, 제 1 및 제 2 게이트 산화막(25,35) 상부에 게이트 전극용 도핑된 폴리실리콘막(40), 전이 금속 실리사이드막(45) 및 하드 마스크막(50)을 순차적으로 증착한다. 게이트 전극용 도핑된 폴리실리콘막(40) 및 전이 금속 실리사이드막(45)은 예를들어, 900 내지 1100Å 두께로 형성할 수 있고, 하드 마스크막(50)은 예를들어 500 내지 700Å 두께로 형성할 수 있다. 더불어, 상기 전이 금속 실리사이드막(45)으로는 예를들어, 텅스텐 실리사이드막이 이용될 수 있고, 하드 마스크막(50)으로는 예를들어 실리콘 질화막(SiN)이 이용될 수 있다.
다음으로, 도 1 및 도 2d에 도시된 바와 같이, 하드 마스크막(50), 전이 금속 실리사이드막(45) 및 게이트 전극용 도핑된 폴리실리콘막(40)을 원하는 미세한 선폭을 갖도록 패터닝한다. 바람직하게는 상기 잔류하는 하드 마스크막(50), 전이 금속 실리사이드막(45) 및 게이트 전극용 도핑된 폴리실리콘막(40)이 제 2 게이트 산화막(35)을 포함할 수 있도록 형성된다. 이때, 게이트 전극용 폴리실리콘막(40)은 약 500 내지 600Å 정도 남도록 식각함이 바람직하다.
그러고 나서, 도 1 및 도 2e에서와 같이, 반도체 기판(10) 결과물 상부에 스페이서용 절연막(도시되지 않음)을 증착한다. 이때, 스페이서용 절연막은 이후 자기 정렬 콘택이 이루어질 수 있도록, 예를들어 실리콘 질화막으로 형성할 수 있다. 다음, 하드 마스크막(50) 및 잔류하는 게이트 전극용 폴리실리콘막(40) 표면이 노출되도록 상기 스페이서용 절연막을 비등방성 식각하여, 패터닝된 하드 마스크막(50), 전이 금속 실리사이드막(45) 및 일부 패터닝된 게이트 전극용 도핑된 폴리실리콘막(40)의 양측벽에 제 1 게이트 측벽 스페이서(55)를 형성한다. 제 1 게이트 측벽 스페이서(55)를 마스크로 하여, 노출된 게이트 전극용 도핑된 폴리실리콘막(40)을 식각하여, 게이트 전극(60)을 한정한다. 이에따라, 게이트 전극(60)은 상부에 비하여 하부 폭이 넓은 역 T자 형 구조를 갖게 된다. 즉, 제 1 게이트 측벽 스페이서(55) 하부에 게이트 전극용 폴리실리콘막(40)이 일부 잔류하므로써, 본 실시예의 게이트 전극(60)은 기판(10) 근처에서는 상대적으로 넓은 선폭을 갖는다. 이때, 게이트 전극(60)의 하부 부분은 상대적으로 정하여진 게이트 전극의 선폭보다 넓은 선폭을 가지므로, 게이트 전극(60)은 게이트 전극(60)의 외곽에 형성된 제 1 게이트 산화막(25)과 오버랩된다. 여기서, 미설명 도면 부호 "a"는 상부게이트 전극의 폭 즉, 정하여진 게이트 전극의 폭을 나타내고, "b"는 하부 게이트 전극의 폭, 즉, 상대적으로 연장된 게이트 전극의 폭을 나타낸다.
도 1 및 도 2f를 참조하여, 노출된 게이트 전극용 폴리실리콘막(40)의 측면을 보강하기 위하여, GPOX(gate poly oxide)처리를 실시한다. 그후, 예를들어 100 내지 200Å 두께의 박막 질화막을 증착한다음, 이를 비등방성 식각하여, 제 1 게이트 측벽 스페이서(55) 및 노출된 게이트 전극용 폴리실리콘막(40)의 표면에 제 2 게이트 측벽 스페이서(65)를 형성한다.
이와같은 본 발명에 의하면, 게이트 전극(60)을 역 T자형을 갖도록 형성하면서, 게이트 전극(60)의 양측 가장 자리의 게이트 산화막의 두께를 증대시킨다. 이에따라, 게이트 전극(60)의 가장 자리 부분에 발생되던 데미지를 감소시킬 수 있다. 더욱이, 게이트 전극(60)이 기판 가까이에서는 상대적으로 넓은 선폭을 가지므로 단채널로 발생되는 문제점을 해결할 수 있으며, 게이트 전극(60)의 상부 부분은 상대적으로 좁은 선폭을 가지므로 고집적화에 적용할 수 있다. 또한, 게이트 전극(60)이 역 T자형으로 형성되면서, 게이트 전극(60) 양측의 가장자리 부분에 상대적으로 두꺼운 게이트 산화막(25)이 형성됨에 따라, 어스펙트비를 감소시킬 수 있어, 이후 층간 절연막 충진이 용이하다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 게이트 전극을 상부에 비하여 하부의 선폭이 크도록, 예를 들어 역 T자형으로 형성하면서, 게이트 전극 가장자리에 상대적으로 두꺼운 두께를 갖는 게이트 산화막을 형성한다.
이에따라, 게이트 전극이 기판 근처에서는 상대적으로 넓은 선폭을 가지므로, 단채널 현상을 방지할 수 있으며, 상부쪽에서는 상대적으로 좁은 선폭을 가지므로 고집적 디바이스에서 사용할 수 있다.
또한, 게이트 전극의 양측 가장자리 부분에 상대적으로 두꺼운 게이트 산화막이 형성되어 있으므로, 게이트 전극의 가장자리 부분의 열화를 방지할 수 있고, 게이트 전극이 역 T자형으로 형성됨에 따라 게이트 전극의 어스펙트비를 개선할 수 있다. 이에따라 후속의 층간 절연막 형성시, 게이트 전극 사이의 공간에 충진이 용이하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (9)

  1. 액티브 영역을 한정하는 소자 분리막을 구비하는 반도체 기판;
    상기 반도체 기판상에 형성되며, 하부의 선폭이 상부의 선폭보다 큰 게이트 전극; 및
    상기 게이트 전극과 반도체 기판 사이에 개재되는 게이트 산화막을 포함하며,
    상기 게이트 산화막은 상기 액티브 영역과 소자 분리막 사이의 접경 부분에 형성되는 후막의 제 1 게이트 산화막과, 상기 제 1 게이트 산화막으로 둘러싸여진상기 게이트 산화막 중앙 영역에 형성되는 박막의 제 2 게이트 산화막을 포함하는 것을 특징으로 하는 집적회로 디바이스.
  2. 제 1 항에 있어서,
    상기 게이트 전극은 역 T자형을 갖는 것을 특징으로 하는 집적회로 디바이스.
  3. 제 1 항에 있어서,
    상기 게이트 전극의 가장자리 부분과 오버랩되는 게이트 산화막이 상기 게이트 전극 중앙 부분과 오버랩되는 게이트 산화막보다 약 10 내지 20Å 정도 더 두꺼운 것을 특징으로 하는 집적회로 디바이스.
  4. 제 1 항에 있어서,
    상기 게이트 전극의 양측에는 게이트 측벽 스페이서가 더 형성되는 것을 특징으로 하는 집적회로 디바이스.
  5. 소자 분리막에 의하여 액티브 영역이 한정된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 제 1 게이트 산화막을 증착하는 단계;
    상기 제 1 게이트 산화막을 소정 부분 패터닝하여, 상기 반도체 기판의 소정 부분을 노출시키는 단계;
    상기 노출된 반도체 기판상에 상기 제 1 게이트 산화막 보다 박막인 제 2 게이트 산화막을 형성하는 단계;
    상기 제 1 및 제 2 게이트 산화막 상부에 도전층과 하드 마스크막을 증착하는 단계;
    상기 하드 마스크막과 상기 도전층의 소정 두께만큼을 패터닝하는 단계;
    상기 패터닝된 하드 마스크막 및 도전층의 측벽에 스페이서를 형성하는 단계; 및
    상기 측벽 스페이서를 마스크로 하여, 상기 노출된 도전층을 패터닝하여, 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 디바이스의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 1 게이트 산화막을 패터닝하는 단계에서, 상기 제 1 게이트 산화막은 상기 게이트 전극이 형성될 영역이 노출되도록 식각하되, 상기 소자 분리막과 상기 액티브 영역의 접경 부분에 해당하는 게이트 전극이 형성될 영역에는 제 1 게이트 산화막이 잔류하도록 식각하는 것을 특징으로 하는 집적회로 디바이스의 제조방법.
  7. 제 5 항에 있어서,
    상기 제 2 게이트 산화막은 상기 제 1 게이트 산화막보다 약 10 내지 20Å정도 얇게 형성하는 것을 특징으로 하는 집적회로 디바이스의 제조방법.
  8. 제 5 항에 있어서,
    상기 도전층은 도핑된 폴리실리콘막과 전이 금속 실리사이드막을 포함하고,
    상기 도전층의 소정 두께만큼을 패터닝하는 단계에서,
    상기 전이 금속 실리사이드막 및 도핑된 폴리실리콘막의 소정 두께만큼을 패터닝하는 것을 특징으로 하는 집적회로 디바이스의 제조방법.
  9. 제 5 항에 있어서,
    상기 게이트 전극을 형성하는 단계 이후에,
    상기 결과물 표면을 GPOX(gate poly oxide) 처리하는 단계; 및
    상기 측벽 스페이서 표면에 박막의 측벽 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 디바이스의 제조방법.
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