KR100549580B1 - 리세스 채널 구조를 갖는 반도체 소자의 제조 방법 - Google Patents

리세스 채널 구조를 갖는 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 자세하게는 반도체 소자의 제조시 마스크의 미스얼라인으로 인해 소오스/드레인 또한 미스얼라인이 일어나는 문제점을 해결하여 게이트의 구동력(DRIVABILITY)을 개선하고 리프레쉬를 증가시키며 핫 캐리어 열화를 방지하는 리세스 채널 구조를 갖는 반도체 소자의 형성 방법에 관한 것이다.
본 발명에 따른 반도체 소자의 형성 방법은 소자분리막이 형성된 실리콘 기판에 일정깊이로 문턱전압 조절 이온주입층을 형성함과 동시에 상기 문턱전압 조절 이온주입층 상의 실리콘 기판에 소오스/드레인 영역을 형성하는 단계와, 상기 문턱전압 조절 이온주입층 및 소오스/드레인 영역이 형성된 실리콘 기판에 소정의 패턴으로 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 폴리실리콘을 증착하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 것을 특징으로 한다.
리세스 채널, 반도체 소자, 게이트, 미스얼라인, 소오스/드레인

Description

리세스 채널 구조를 갖는 반도체 소자의 제조 방법{FORMING METHOD OF SEMICONDUCTOR DEVICE WITH RECESS CHANNEL}
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 제조 방법을 나타낸 공정단면도들.
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 공정단면도들.
- 도면의 주요 부분에 대한 설명 -
1, 1', 11, 11' : 실리콘 기판 2, 12 : 소자분리막
3, 3', 13, 13' : 문턱전압이온주입층 4, 14 : 제 1포토레지스트
T : 트렌치 5, 17 : 폴리실리콘(게이트 전극)
6, 15, 15' : 소오스/드레인 7, 16 : 제 2포토레지스트
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 자세하게는 반도체 소자의 제조시 마스크의 미스얼라인으로 인해 소오스/드레인 또한 미스얼라인이 일어나는 문제점을 해결하여 게이트의 구동력(DRIVABILITY)을 개선하고 리프레쉬 를 증가시키며 핫 캐리어 열화를 방지하는 리세스 채널 구조를 갖는 반도체 소자의 형성 방법에 관한 것이다.
근래에 들어 메모리 소자들의 사이즈가 점점 작아짐에 따라 채널 길이(length)가 작아지고 따라서 많은 단채널 효과(Short Channel effect)들이 발생하게 되었다.
그러므로 이러한 단채널 효과를 줄이기 위하여 작은 지오미트리를 가지면서 채널길이를 길게 할 수 있도록 리세스 채널(오목한 구조의 채널) 구조를 갖는 반도체 소자가 생기게 되었다.
상기와 같은 종래의 리세스 채널 구조를 갖는 반도체 소자의 형성 방법을 도 1a 내지 도 1d를 통하여 더욱 상세히 설명하겠다.
먼저, 도 1a에서 보는 바와 같이, 소자분리막(2)이 형성된 실리콘 기판(1)의 소정 영역에 문턱전압조절 이온주입을 통한 문턱전압이온주입층(3)을 형성한다.
그리고 도 1b에서 보는 바와 같이, 소정의 패턴으로 패터닝된 제 1포토레지스트(4)를 통해 상기 결과물을 식각함으로써 상기 문턱전압이온주입층(3')이 형성된 실리콘 기판(1')에 소정의 패턴으로 트렌치(T)를 형성한다.
그 다음 도 1c에서 보는 바와 같이, 상기 트렌치(T)가 매립되도록 폴리실리콘(5)을 증착한 후 평탄화함으로써 게이트 전극(5)을 형성한다.
이어서 도 1d에서 보는 바와 같이, 상기 게이트 전극(5)이 형성된 결과물 상에 상기 트렌치(T) 양측이 오픈된 패턴의 제 2포토레지스트(7)를 도포한 후 이를 마스크로 하여 이온주입을 실시함으로써 상기 문턱전압이온주입층(3') 상의 실리콘 기판(1')에 소오스/드레인(6)을 형성한다.
상기와 같은 종래기술에 의하면, 소오스/드레인 형성을 위한 이온주입이 게이트 형성 후에 이루어지는데, 이는 상기 마스크가 조금만 미스얼라인(mis-align)되어도 소오스/드레인이 제대로 형성되지 않아 게이트 구동력(Drivability)이 저하되는 문제점이 있다.
또한, 소오스/드레인 이온주입 공정시 높은 에너지(보통 20~40KeV)를 필요로 하고 소자 결함(defect)이 발생함에 따라 리프레쉬(refresh)의 감소가 이루어지고, 핫캐리어(Hot-Carrier) 열화(Degradaion)가 증가되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 제조시 마스크의 미스얼라인으로 인해 소오스/드레인 또한 미스얼라인이 일어나는 문제점을 해결하여 게이트의 구동력(DRIVABILITY)을 개선하고 리프레쉬를 증가시키며 핫 캐리어 열화를 방지하는 리세스 채널 구조를 갖는 반도체 소자의 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 소자분리막이 형성된 실리콘 기판에 일정깊이로 문턱전압 조절 이온주입층을 형성함과 동시에 상기 문턱전압 조절 이온주입층 상의 실리콘 기판에 소오스/드레인 영역을 형성하는 단계와, 상기 문턱전압 조절 이온주입층 및 소오스/드레인 영역이 형성된 실리콘 기판에 소정의 패턴으로 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 폴리실리콘을 증착하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 리세스 채널 구조를 갖는 반도체 소자의 제조 방법을 제공한다.
본 발명에 있어서, 상기 소오스/드레인 영역은 10~20KeV의 낮은 에너지로 불순물을 주입하여 형성하는 것을 특징으로 한다.
본 발명에 있어서, 상기 트렌치는 상기 문턱전압 조절 이온주입층보다 높게 형성하는 것을 특징으로 한다.
즉, 상기와 같은 본 발명에 따르면, 리세스 채널 구조를 갖는 반도체 소자의 제조시 게이트 형성 전에 문턱전압 이온주입층과 소오스/드레인 영역을 동시에 형성함으로써 마스크의 미스얼라인에 따라 소오스/드레인의 미스얼라인이 일어나는 문제점을 해결하여 게이트의 구동력을 향상시켰다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실 시예에 의해 제한되는 것은 아니다.
도 2a 내지 도 2c는 본 발명의 리세스 채널 구조를 갖는 반도체 소자의 제조 방법을 나타낸 공정단면도들이다.
먼저 도 2a에서 보는 바와 같이, 소자분리막(12)이 형성된 실리콘 기판(11)에 1차로 문턱전압조절 이온주입을 실시하여 상기 실리콘 기판(11)의 소정 깊이에 문턱전압이온주입층(13)을 형성하고, 2차로 소오스/드레인 이온주입을 실시하여 상기 문턱전압이온주입층(13) 상의 실리콘 기판(11)에 소오스/드레인(15)을 형성한다.
이와 같이 소오스/드레인 형성을 위한 이온주입을 문턱전압조절 이온주입 후 바로 실시함으로써, 마스크의 미스얼라인(mis-align)으로 게이트가 미스얼라인 되어 소오스/드레인이 제대로 형성되지 않는 문제점을 해결하였다.
그 다음 도 2b에서 보는 바와 같이, 상기 문턱전압이온주입층(13') 및 소오스/드레인(15')이 형성된 실리콘 기판(11')에 소정의 모양으로 패터닝된 포토레지스트(16)를 도포하여 식각함으로써 소정의 패턴으로 트렌치(T)를 형성한다.
이 때, 상기 트렌치(T)는 상기 문턱전압이온주입층(13')보다 더 높게 형성한다.
그 다음 도 2c에서 보는 바와 같이, 상기 트렌치(T)가 매립되도록 폴리실리콘(17)을 증착한 후 평탄화하여 게이트 전극(17)을 형성한다.
즉, 상기와 같은 본 발명은 종래기술에 따르면 문턱전압조절 이온주입 실시 후 게이트를 형성하고 상기 게이트를 마스크로 하여 소오스/드레인을 형성함으로 써, 상기 게이트의 미스얼라인으로 소오스/드레인이 제대로 형성되지 않는 문제점이 발생하는 점을 감안하여, 이를 해결하기 위하여 문턱전압조절 이온주입과 동시에 소오스/드레인 형성 이온주입을 실시한 후에 게이트를 형성하였다.
따라서, 종래보다 공정의 단순화가 이루어질 뿐만 아니라 소오스/드레인 형성을 위한 이온주입시 종래(20~40KeV)보다 낮은 10~20KeV의 에너지 사용으로 반도체 소자 결함을 감소시킬 수 있어 디램에 있어 리프레쉬 증가를 가져오고 핫캐리어 열화를 방지하는 효과가 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 리세스 채널 구조를 갖는 반도체 소자의 제조시 게이트 형성 전에 문턱전압 이온주입층과 소오스/드레인 영역을 동시에 형성함으로써 마스크의 미스얼라인에 따라 소오스/드레인의 미스얼라인이 일어나는 문제점을 해결하여 게이트의 구동력이 증대되는 이점이 있다.
또한, 공정의 단순화 및 낮은 에너지로 소오스/드레인의 이온주입이 이루어짐에 따라 소자 결함을 방지함으로써 디램에 있어서는 리프레쉬 증가를 가져올 뿐만 아니라 소자의 핫 캐리어 열화를 감소시키는 효과가 있다.

Claims (3)

  1. 소자분리막이 형성된 실리콘 기판에 일정깊이로 문턱전압 조절 이온주입층을 형성함과 동시에 상기 문턱전압 조절 이온주입층 상의 실리콘 기판에 소오스/드레인 영역을 형성하는 단계와,
    상기 문턱전압 조절 이온주입층 및 소오스/드레인 영역이 형성된 실리콘 기판에 소정의 패턴으로 트렌치를 형성하는 단계와,
    상기 트렌치가 매립되도록 폴리실리콘을 증착하여 게이트 전극을 형성하는 단계
    를 포함하여 이루어지는 리세스 채널 구조를 갖는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서, 상기 소오스/드레인 영역은 10~20KeV의 낮은 에너지로 불순물을 주입하여 형성하는 것을 특징으로 하는 리세스 채널 구조를 갖는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서, 상기 트렌치는 상기 문턱전압 조절 이온주입층보다 높게 형성하는 것을 특징으로 하는 리세스 채널 구조를 갖는 반도체 소자의 제조 방법.
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