CN1713361A - 制造具有凹槽沟道结构的半导体器件的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 9
- 150000002500 ions Chemical class 0.000 abstract 4
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 238000000151 deposition Methods 0.000 abstract 1
- 238000002513 implantation Methods 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000002950 deficient Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- Computer Hardware Design (AREA)
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Abstract
此处公开了一种制造具有凹槽沟道结构的半导体器件的方法，其防止源/漏的未对准，由此能够在栅驱动能力方面得到改善并防止由热载流子效应引起的半导体器件的特性的劣化。该方法包括如下步骤：在硅衬底的有源区中，形成具有预定深度的阈值电压调整离子层；把源/漏形成离子注入到形成于硅衬底中的阈值电压调整离子层上的硅衬底中；在完成源/漏形成离子的注入之后，在硅衬底上形成限定凹槽沟形成区的掩模；利用掩模作为蚀刻掩模通过蚀刻硅衬底到一预定深度来形成凹槽沟；在硅衬底上淀积多晶硅到足以掩埋凹槽沟的厚度；以及通过平坦化已淀积的多晶硅形成栅电极。
Description
技术领域
本发明涉及一种制造半导体器件的方法，更具体涉及一种制造具有凹槽沟道结构的半导体器件的方法，其防止源/漏的未对准，由此能够在栅驱动能力方面得到改善并防止由热载流子效应引起的半导体器件特性方面的劣化。
背景技术
现在，由于高集成度的DRAM存储单元，响应于半导体器件的设计规则的减少，缩减了单元晶体管的尺寸及其沟道长度。这样缩短的沟道长度恶化了晶体管的短沟道效应，降低了阈值电压。
传统上，为了防止由晶体管的短沟道效应引起的阈值电压下降，已提出增加沟道的掺杂密度，取得了阈值电压的理想水平。
然而，较大的沟道掺杂密度是有问题的，这是因为其使电场集中在源结中并且引起高泄漏电流，导致DRAM存储单元的更新特性的恶化。
因此，作为对上述问题的一种解决方案，近来的研究专注于具有凹槽栅极的晶体管。
现在，将参考图1a至1d详细说明根据现有技术制造具有凹槽沟道结构的半导体器件的方法。
图1a至1d示例了根据现有技术的半导体器件制造方法的顺序工艺的前视截面图。
首先参考图1a，在半导体衬底上形成器件隔离区域，其中衬底限定有源区和器件隔离区。
接着，把阈值电压调整离子注入到硅衬底1的有源区中，以形成具有预定厚度的阈值电压调整离子层3。
参考图1b，在于硅衬底1上形成阈值电压调整离子层3之后，在硅衬底1上形成用于形成沟槽T的第一光致抗蚀剂4。然后，当使用第一光致抗蚀剂4作为蚀刻掩模局部蚀刻硅衬底1和阈值电压调整离子层3时，形成了多个沟槽T。
参考图1c，在硅衬底1上淀积多晶硅(未示出)以掩埋沟槽T，随后平坦化，由此形成多晶硅栅电极5。
参考图1d，在形成有栅电极5的最终结构上形成第二光致抗蚀剂7，构图第二光致抗蚀剂7，以便露出在沟槽T之间的其局部区域。最后，第二光致抗蚀剂7用作离子注入掩模，通过第二光致抗蚀剂7的露出区域注入离子，由此在阈值电压调整离子层3上的硅衬底1中形成源/漏6。
然而，在根据现有技术的上述半导体器件制造方法中，由于在形成栅后进行用于形成源/漏的离子注入工艺，所以很难在预先形成的栅和用于形成源/漏的离子注入掩模之间实现精确的对准。
如果栅未对准用于形成源/漏的离子注入掩模，那么就不能够正确地形成源/漏，引起栅驱动能力的恶化。
此外，由于用于形成源/漏的离子注入工艺需要高电压(一般在20-40KeV范围内)，所以现有技术的制造方法不可避免地产生有缺陷的半导体器件。有缺陷的半导体器件显示出低更新特性和由热载流子效应引起的增大的劣化。
发明内容
因此，考虑到上述问题得出本发明，并且本发明要解决的技术问题是提供一种制造具有凹槽沟道的半导体器件的方法，其能改善短沟道效应并防止所产生源/漏的未对准。
根据本发明的一个方案，通过提供一种制造半导体器件的方法可以实现上述和其它目的，包括如下步骤：a)在硅衬底的有源区中，形成具有预定深度的阈值电压调整离子层；b)把源/漏形成离子注入进形成在硅衬底中的阈值电压调整离子层上的硅衬底中；c)在硅衬底上形成用于限定凹槽沟形成区的掩模，其中在衬底中完成了源/漏形成离子的注入；d)利用掩模作为蚀刻掩模通过蚀刻硅衬底到一预定深度来形成凹槽沟；e)在硅衬底上淀积多晶硅到足以掩埋凹槽沟的厚度；以及f)通过平坦化已淀积的多晶硅形成栅电极。
优选地，通过利用10至20KeV范围内的电压，可以把源/漏形成离子注入进硅衬底。
优选地，沟槽的底部可以比硅衬底上的阈值电压调整离子层的底部高。
也就是说，根据本发明，在制造具有凹槽沟道结构的半导体器件时，作为在形成栅之前形成阈值调整离子层和源/漏的结果，能够防止由掩模的常规未对准问题引起的源/漏的未对准。
附图说明
通过结合附图的下列详细说明，将更加清楚地明白本发明的上述及其他目的、特征和其它优点，其中：
图1a至1d示例了根据现有技术制造半导体器件的方法的前视截面图；以及
图2a至2c示例了根据本发明制造半导体器件的方法的前视截面图。
具体实施方式
现在，将说明本发明的优选实施例。应明白，实施例的说明仅便于示范，而本发明的范围不应限于实施例的描述。
图2a至2c示例了根据本发明制造半导体器件的方法的前视截面图。
首先参考图2a，在半导体衬底11上形成器件隔离区，其中衬底限定有源区和器件隔离区。
在紧接着阈值电压调整离子被注入到硅衬底11的有源区中以形成具有预定厚度的阈值电压调整离子层13之后，就注入用于形成源/漏的离子以在阈值电压调整离子层13上形成源/漏离子层15。此时，使用例如10至20KeV范围内的低电压注入用于形成源/漏的离子，以便防止由例如20至40KeV范围内的常规高电压引起的缺陷器件的产生。防止由高电压引起的缺陷器件的产生具有提高最终器件的更新特性和防止由热载流子效应引起器件特性劣化的效果。
在上述说明中，没有说明的参考数字14表示构造用来封闭器件区和仅露出有源区的掩模。掩模14用作离子注入掩模，来用于注入阈值电压调整离子和源/漏形成离子。
接着，如图2b中所示，在其中已形成阈值电压调整离子层13和源/漏离子层15的硅衬底11的顶部上，形成限定凹槽沟形成区的掩模16。
当使用掩模16作为蚀刻掩模以预定深度局部蚀刻硅衬底11时，形成多个沟槽T。沟槽T是用于形成栅的凹槽。在这种情况下，沟槽T的底部比衬底上的阈值电压调整离子层13的底部高。
在蚀刻多个沟槽T的同时，蚀刻了部分源/漏离子层15。也就是说，构图源/漏离子层15以形成源/漏15′。
在除去掩模16之后，如图2c所示，在硅衬底11上淀积多晶硅(未示出)到足够的厚度以掩埋沟槽T。
最后，通过化学机械抛光工艺平坦化淀积的多晶硅的表面，由此形成多晶硅栅电极17。
如上所述，在本发明的半导体器件制造方法中，在形成凹槽栅之前形成了阈值电压调整离子层13和源/漏离子层15。这样通过沟槽形成工艺使得栅和源/漏相互精确地对准，而不存在形成源/漏和栅中所用掩模未对准的情况。
此外，本发明的半导体器件制造方法不需要用于形成源/漏的额外掩蔽工艺。这样简化了半导体器件的总制造工艺，提高了半导体器件的产量。
如从上述说明中显而易见的，本发明提供了一种制造半导体器件的方法，其中在形成栅之前形成了源/漏，由此消除了源/漏未对准的风险，结果增加了栅的驱动能力。
而且，本发明能够省略用于形成源/漏的单独的掩蔽工艺，由此在半导体器件的总制造工艺中得到了简化，而因此提高了半导体器件的产量。
此外，根据本发明，作为在源/漏形成离子的注入中使用低电压的结果，防止由高电压引起的有缺陷器件的产生是可能的。特别是，在DRAM的情况下，这样能使器件的更新特性增加，并能减少由热载流子效应引起的器件的劣化。
尽管为便于举例说明已公开了本发明的优选实施例，但本领域技术人员应明白，在不脱离附加权利要求中所公开的本发明的范围和精神的情况下，各种修改、添加和替换是有可能的。
Claims (3)
1、一种制造半导体器件的方法，包括如下步骤：
a)在硅衬底的有源区中，形成具有预定深度的阈值电压调整离子层；
b)将源/漏形成离子注入到形成于所述硅衬底中的所述阈值电压调整离子层上的所述硅衬底中；
c)在所述硅衬底上形成用于限定凹槽沟形成区的掩模，其中在衬底中完成了所述源/漏形成离子的注入；
d)利用所述掩模作为蚀刻掩模通过蚀刻所述硅衬底到一预定深度来形成凹槽沟；
e)在所述硅衬底上淀积多晶硅到足以掩埋所述凹槽沟的厚度；以及
f)通过平坦化所述已淀积的多晶硅形成栅电极。
2、根据权利要求1的方法，其中通过利用10至20KeV范围内的电压，将所述源/漏形成离子注入进所述硅衬底。
3、根据权利要求1的方法，其中所述沟槽的底部比所述硅衬底上的所述阈值电压调整离子层的底部高。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR47586/04 | 2004-06-24 | ||
| KR1020040047586A KR100549580B1 (ko) | 2004-06-24 | 2004-06-24 | 리세스 채널 구조를 갖는 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1713361A true CN1713361A (zh) | 2005-12-28 |
Family
ID=35506410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2005100544482A Pending CN1713361A (zh) | 2004-06-24 | 2005-03-10 | 制造具有凹槽沟道结构的半导体器件的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20050287743A1 (zh) |
| KR (1) | KR100549580B1 (zh) |
| CN (1) | CN1713361A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104115274A (zh) * | 2012-02-14 | 2014-10-22 | 丰田自动车株式会社 | Igbt以及igbt的制造方法 |
| CN104115274B (zh) * | 2012-02-14 | 2016-11-30 | 丰田自动车株式会社 | Igbt以及igbt的制造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712989B1 (ko) | 2005-03-14 | 2007-05-02 | 주식회사 하이닉스반도체 | 리세스 채널 및 비대칭접합 구조를 갖는 반도체 소자의제조방법 |
| KR100780770B1 (ko) * | 2006-06-29 | 2007-11-30 | 주식회사 하이닉스반도체 | 리세스 게이트 구조를 갖는 반도체 소자의 제조방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0173111B1 (ko) * | 1988-06-02 | 1999-02-01 | 야마무라 가쯔미 | 트렌치 게이트 mos fet |
| US6054355A (en) * | 1997-06-30 | 2000-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device which includes forming a dummy gate |
| EP1082760A1 (en) * | 1999-03-17 | 2001-03-14 | Koninklijke Philips Electronics N.V. | Method of manufacturing a floating gate field-effect transistor |
| US6555872B1 (en) * | 2000-11-22 | 2003-04-29 | Thunderbird Technologies, Inc. | Trench gate fermi-threshold field effect transistors |
| JP4852792B2 (ja) * | 2001-03-30 | 2012-01-11 | 株式会社デンソー | 半導体装置の製造方法 |
| US6642583B2 (en) * | 2001-06-11 | 2003-11-04 | Fuji Electric Co., Ltd. | CMOS device with trench structure |
| US6867083B2 (en) * | 2003-05-01 | 2005-03-15 | Semiconductor Components Industries, Llc | Method of forming a body contact of a transistor and structure therefor |
| KR100558544B1 (ko) * | 2003-07-23 | 2006-03-10 | 삼성전자주식회사 | 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법 |
| US6777295B1 (en) * | 2003-08-12 | 2004-08-17 | Advanced Power Electronics Corp. | Method of fabricating trench power MOSFET |
-
2004
- 2004-06-24 KR KR1020040047586A patent/KR100549580B1/ko not_active IP Right Cessation
-
2005
- 2005-01-18 US US11/038,559 patent/US20050287743A1/en not_active Abandoned
- 2005-03-10 CN CNA2005100544482A patent/CN1713361A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104115274A (zh) * | 2012-02-14 | 2014-10-22 | 丰田自动车株式会社 | Igbt以及igbt的制造方法 |
| CN104115274B (zh) * | 2012-02-14 | 2016-11-30 | 丰田自动车株式会社 | Igbt以及igbt的制造方法 |
| US9608071B2 (en) | 2012-02-14 | 2017-03-28 | Toyota Jidosha Kabushiki Kaisha | IGBT and IGBT manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100549580B1 (ko) | 2006-02-08 |
| US20050287743A1 (en) | 2005-12-29 |
| KR20050122476A (ko) | 2005-12-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |