CN100431138C - 制造快闪存储装置的方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 150000002500 ions Chemical class 0.000 claims description 76
- 238000000034 method Methods 0.000 claims description 28
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229910052731 fluorine Inorganic materials 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims 1
- 239000002019 doping agent Substances 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 239000004065 semiconductor Substances 0.000 description 17
- 238000005516 engineering process Methods 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000010304 firing Methods 0.000 description 7
- 238000007667 floating Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61C—DENTISTRY; APPARATUS OR METHODS FOR ORAL OR DENTAL HYGIENE
- A61C19/00—Dental auxiliary appliances
- A61C19/02—Protective casings, e.g. boxes for instruments; Bags
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- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61C—DENTISTRY; APPARATUS OR METHODS FOR ORAL OR DENTAL HYGIENE
- A61C5/00—Filling or capping teeth
- A61C5/40—Implements for surgical treatment of the roots or nerves of the teeth; Nerve needles; Methods or instruments for medication of the roots
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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- Health & Medical Sciences (AREA)
- Engineering & Computer Science (AREA)
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- Oral & Maxillofacial Surgery (AREA)
- Manufacturing & Machinery (AREA)
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- Veterinary Medicine (AREA)
- Dentistry (AREA)
- Epidemiology (AREA)
- Life Sciences & Earth Sciences (AREA)
- General Physics & Mathematics (AREA)
- Neurology (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Surgery (AREA)
- Biomedical Technology (AREA)
- Neurosurgery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种制造快闪存储装置的方法，包括在基板上定义高压区域和低压区域。该高压区域提供第一晶体管的区域，该低压区域提供第二晶体管的区域，每个第一晶体管具有栅电极，并且在栅电极的每个侧面上具有源电极/漏电极区域。形成第一杂质区域作为该源电极/漏电极区域的一部分，该第一杂质区域距该基板的上表面具有第一深度，该具有第一导电类型的第一杂质区域具有第一杂质浓度。形成第二杂质作为该源电极/漏电极区域的一部分，该第二杂质区域距该基板的该上表面具有小于第一深度的第二深度，该第二杂质区域具有该第一导电类型，并且其具有大于该第一杂质浓度的第二杂质浓度。将第二导电类型的杂质注入该源电极/漏电极区域中。
Description
技术领域
本发明涉及快闪存储装置，特别是一种制造快闪存储装置的方法，其中可改善结击穿电压(JBV)及高压PMOS晶体管的开启电流(on-current)范围。
背景技术
在NAND快闪存储装置中，当程序/擦除时使用高压偏压。为将高压偏压供应至单元，必须使高压晶体管位于字线和位线的末端，以便能够平稳地施与高压。
在其中每单元储存1位的单级单元(下文中称“SLC”)中，在自16V至19.5V下以500mV阶跃执行程序化。然而，在其中每单元储存两个或两个以上的多级单元(下文中称作”MLC”)中，单元分布必须小于SLC的单元分布。因此，问题体现在程序范围狭窄上。
为解决该问题，在MLC中使用高压PMOS晶体管以改善该单元临限电压分布。
图1a至1d为说明相关技术中制造快闪存储装置的方法的剖视图。相同参考数字将用以表示具有同样功能的同样或相似部件。
为制造传统快闪存储装置，在P-型传导半导体基板的高压PMOS晶体管区域中形成N-型阱。该半导体具有两个区域：高压PMOS晶体管区域和低压组件区域(或单元区域)。通过隔离工艺将半导体基板10分为有源区域和场区域。
接下来参看图1a，隧道氧化膜11a，用于浮动栅电极的多晶硅膜11b，层间介电膜11c和用于控制栅电极的多晶硅膜11d层压在半导体基板10上。用于控制栅电极的多晶硅膜11d，层间介电膜11c和用于浮动栅电极的多晶硅膜11b通过光致平版印刷术选择性蚀刻，以便栅电极11形成在高压PMOS晶体管区域及低压组件区域上。
其后，为减轻由蚀刻工艺造成的对栅电极11的损坏，通过再氧化工艺在栅电极11的侧面和上表面上形成再氧化膜12。
如图1b中所示，将第一光致抗蚀剂层PR1涂在整个表面上，并且通过曝光及显影工艺构造图案，以便暴露高压PMOS晶体管区域。
随后将构造图案的第一光致抗蚀剂层PR1作为掩模来注入P-离子，从而低浓度P-型离子注入区域13形成在高压PMOS晶体管区域的栅电极11的两侧上的N-型阱中。
该低浓度P-型离子注入区域13用以减轻JBV减少现象，其产生于N-型阱和随后形成的高浓度P-型离子注入区域之间的浓度差。此时，区域13以低浓度掺杂水平形成。
其后，如图1c中所示，将第一光致抗蚀剂层PR1作为掩模来注入P+离子，从而在低浓度P-型离子注入区域13中形成高浓度P-型离子注入区域14。
至此，完成了具有由低浓度P-型离子注入区域13环绕的高浓度P-型离子注入区域14的双掺杂漏电极(DDD)结构的源电极与漏电极结。
在移除第一光致抗蚀剂层PR1之后，深UV光致抗蚀剂作为第二光致抗蚀剂层PR2涂在整个表面上。如图1d中所示，随后，给该第二光致抗蚀剂层PR2构造图案以暴露低压组件区域。
随后使用构造图案的第二光致抗蚀剂层PR2作为掩模来注入具有1×1013离子/cm3或更小的离子浓度的N-型离子，诸如P31及As75离子，从而在该低压组件区域的栅电极11的两侧上的半导体基板10中形成低浓度N-型离子注入区域15。
其后，虽然在附图中并未展示，但是将第二光致抗蚀剂层PR2移除并且在高压PMOS晶体管区域和低压组件区域的栅电极11的两侧上形成分隔物。在该低压组件区域的栅电极11和该分隔物的两侧上将N+离子注入至半导体基板10中，从而形成高浓度N-型离子注入区域。
为使高浓度PMOS晶体管保持高结击穿电压(JBV)，需要低浓度P-型离子注入区域13的浓度较低。然而，若P-型离子注入区域13的浓度较低，则存在较少可用于电流的电荷载流子，并且导致高压PMOS晶体管的开启电流的减少。
发明内容
本发明的一个优点是一种制造快闪存储装置的方法，其中，可在不降低JBV的情况下改善电流可导出性。
根据本发明的一个实施例，提供一种制造快闪存储装置的方法，其包括以下步骤：在具有高压PMOS晶体管区域和低压组件区域的半导体基板上形成多个栅电极；在该高压PMOS晶体管区域的栅电极的两侧上的半导体基板中形成低浓度P-型离子注入区域；将高浓度BF2离子注入至高压PMOS晶体管区域中以在低浓度P-型离子注入区域内形成高浓度P-型离子注入区域；及将低浓度N-型杂质离子注入高压PMOS晶体管区域和低压组件区域中。
根据本发明的第二实施例，提供一种制造快闪存储装置的方法，其包括以下步骤：在具有高压PMOS晶体管区域及低压组件区域的半导体基板上形成多个栅电极；在该高压PMOS晶体管区域的栅电极两侧上的半导体基板中形成低浓度P-型离子注入区域；将低浓度N-型杂质离子注入高压PMOS晶体管区域和低压组件区域中；及通过将高浓度BF2离子注入高压PMOS晶体管区域中来在低浓度P-型离子注入区域内形成高浓度P-型离子注入区域。
在一个实施例中，一种制造快闪存储装置的方法包括在基板上定义高压区域和低压区域。该高压区域提供用于一个或多个构造成在第一电压下操作的第一晶体管的区域，该低压区域提供用于一个或多个构造成在低于该第一电压的第二电压下操作的第二晶体管的区域，每个第一晶体管具有栅电极，并且在该栅电极的每一侧具有源电极/漏电极区域。第一杂质区域形成为该源电极/漏电极区域的一部分，该第一杂质区域距该基板的上表面具有第一深度，该第一杂质区域具有第一导电类型且具有第一杂质浓度。第二杂质形成为该源电极/漏电极区域的一部分，该第二杂质区域距该基板之该上表面具有小于该第一深度的第二深度，该第二杂质区域具有该第一导电类型，并且具有大于该第一杂质浓度的第二杂质浓度。第二导电类型的杂质注入在该源电极/漏电极区域中。该源电极/漏电极区域参照在该栅电极的每一端提供的传导区域，其中该传导区域构成为源电极或漏电极区域。
该第一晶体管是PMOS晶体管，并且该第一导电类型是P-型导电类型，并且该第二导电类型是N-型导电类型。使用第一能量水平将第二类型的杂质注入该源电极/漏电极区域中，以便非常大量的第二类型的杂质注入至该第二杂质区域之下。通过用第一能量水平将第一类型的杂质注入形成该第二杂质区域，并且用第二能量水平将第二类型的杂质注入该源电极/漏电极区域中，该第二能量水平高于该第一能量水平。形成第二杂质区域包括将BF2离子注入源电极/漏电极区域中同时掩模该低压区域。该BF2离子的氟(F)成分阻止硼(B)成分扩散出源电极/漏电极区域和扩散至基板中。
在另一实施例中，一种制造快闪存储装置的方法包括在基板上定义用于P-型晶体管的高压区域和用于N-型晶体管的低压区域；在P-型晶体管中的至少一个栅电极的每一侧面上形成第一P-型区域；将N-型杂质离子注入该第一P-型区域中；及使用BF2离子在该第一P-型区域内形成第二P-型区域，该第二P-型区域具有比该第一P-型区域高的浓度水平。将N-型杂质以小于用于形成该第二P-型区域的剂量注入至该第一P-型区域中。将N-型杂质注入至小于该第二P-型区域的深度。
附图说明
图1a至1d为说明相关技术中制造快闪存储装置的方法的剖视图。
图2a至2d为根据本发明实施例的制造快闪存储装置的方法的剖视图。
图3为展示JBV对应于低浓度P-型离子注入区域的浓度的图线。
具体实施方式
现将参照附图描述本发明的优选实施例。图2a至2d是说明根据本发明的实施例的制造快闪存储装置的方法的剖视图。相同的参考数字将用于表示具有相同功能的同样或相似的部件。
如图2a中所示，N-型阱20a形成在具有高压PMOS晶体管区域和低压组件区域的P-型导电半导体基板20的高压PMOS晶体管区域中。该半导体基板20通过隔离工艺分为有源区域和场区域。
随后，隧道氧化膜21a、用于浮动栅电极的多晶硅膜21b、层间介电膜21c和用于控制栅电极的多晶硅膜21d层压在半导体基板20上。采用光致和蚀刻工艺选择性地蚀刻用于控制栅电极的多晶硅膜21d、层间介电膜21c和用于浮动栅电极的多晶硅膜21b，从而在高压PMOS晶体管区域和低压组件区域上形成栅电极21。
为减轻由该蚀刻工艺所引起的对栅电极21的损坏，通过再氧化工艺在栅电极21的上表面及侧面上形成再氧化膜22。
如图2b中所示，随后在整个表面涂上第一光致抗蚀剂层PR1。通过曝光和显影工艺给该第一光致抗蚀剂层PR1构造图案以便曝露高压PMOS晶体管区域。
其后，将该构造图案的第一光致抗蚀剂层PR1作为掩模来注入具有2.0×1012至8.0×1012离子/cm3的浓度的P-离子(诸如B11离子)，从而在该高压PMOS晶体管区域的栅电极21的两侧上的N-型阱20a中形成低浓度P-型离子注入区域23。随后移除第一光致抗蚀剂层PR1。
当注入B11离子时，离子注入能量为25至50KeV，其中倾角为0°。然而，为增强栅电极21与源电极与漏电极结之间的重叠，倾角为3°至7°。该倾角定义为注入至基板表面的离子的入射角度。零度倾斜意味着离子的入射角度基本上与基板的表面垂直。
图3是展示当栅电极与欧姆接触之间的距离(CtCsp)为1.0μm及0.6μm时取决于低浓度P-型离子注入区域的浓度的JBV变化的图线。从图3可以看出，将JBV维持在22V或更高，低浓度P-型离子注入区域23的浓度应保持在4.0×1012至6.0×1012离子/cm3之间，在该范围之外，JBV在超浓度范围急剧下降。在一个实施例中，低浓度P-型离子注入区域23具有2×1012至8×1012离子/cm3的浓度。
在金属氧化物半导体场致效应晶体管(MOSFET)的操作中，通常需要升高开启电流以增大设计范围，且需增加源电极与漏电极结的掺杂浓度以升高该开启电流。然而，如果源电极与漏电极结的浓度升高，则由开启电流升高而JBV减少的事实引出一个问题。
为解决该问题，如图2c中所示，在高压PMOS晶体管区域中还执行形成低压组件区域的低浓度N-型离子注入区域24的N-离子注入工艺。
换言之，通过以低浓度将诸如磷光体(P)及砷(As)的N-离子注入该低压组件区域和该高压PMOS晶体管区域中，在该低压组件区域的栅电极21的两侧在半导体基板20中形成低浓度N-型离子注入区域24。
同时，在该高压PMOS晶体管区域中由于注入的N-型离子而产生这样的效应，即在电流通过周期中更大量的硼(B)离子可相对地得以注入。因此，存在可增强开启电流的效应。
随后，如图2d中所示，在整个表面上涂上第二光致抗蚀剂层PR2。通过曝光及显影工艺给该第二光致抗蚀剂层PR2构造图案以便曝露高压PMOS晶体管区域。
其后，将构造图案的第二光致抗蚀剂层PR2作为掩模来注入具有高浓度的BF2离子，从而在低浓度P-型离子注入区域内形成高浓度P-型离子注入区域25。
若当注入离子时使用B11，则由于随后的热处理工艺而使得硼(B)离子过度地在半导体基板20下扩散。因此获取满意的JBV变得较为困难。因此，通过注入高浓度BF2离子，在半导体基板20下的硼(B)的扩散受到在基板上向外扩散的氟(F)离子抑制，从而可形成具有浅深度的高浓度结。因此，在高压区域中的PMOS的源电极和漏电极区域在其上部(区域25)具有相对高浓度且在其下部(区域23)具有相对低浓度。在一个实施例中，源电极和漏电极区域中的掺杂浓度自该区域的上部至该区域的下部逐渐降低。因此，有可能最小化高浓度P-型离子注入区域25与N-型阱20a之间的浓度差并因此获取满意的JBV。
虽然在附图中并未示出，但是将移除第二光致抗蚀剂层PR2。在高压PMOS晶体管区域和低压组件区域的栅电极21的两侧上形成分隔物。随后，在该低压组件区域的栅电极21和该分隔物的两侧上的半导体基板20中形成高浓度N-型离子注入区域，从而形成DDD结构的源电极和漏电极结。
上文已描述在注入N-离子的工艺(图2c)之后执行注入高浓度BF2离子的工艺(图2d)。然而，应了解可在注入N-离子的工艺(图2c)之前执行注入高浓度BF2离子的工艺(图2d)。
在这种状况下，注入P-离子时所使用的第一光致抗蚀剂层PR1也可在注入高浓度BF2离子的工艺中使用。这可避免第二光致抗蚀剂层PR2的形成，并且可简化该工艺。
如上文所述，本发明具有以下优点：
第一，当将N-离子注入至低浓度组件区域时，深紫外线(UV)掩模可为非必需的。因此，取决于昂贵的深UV掩模而定的生产成本可以避免。
第二，由于可省略深UV掩模工艺，故可缩短周转时间(TAT)。
第三，可通过将N-离子注入至高压PMOS晶体管区域中来在高压PMOS晶体管的电流通过周期中注入更大量的硼(B)离子。这导致改善开启电流范围。此外，由于将BF2离子作为注入高压PMOS晶体管中的P+离子，故可防止B离子扩散至底部中的现象。因此，有可能最小化高浓度P-型离子注入区域与N-型阱之间的浓度差并因此获取满意的JBV。
尽管已参照优选实施例进行了上述描述，但本领域的技术人员应该理解，本发明可以进行变化和修改而不脱离本发明和所附权利要求的范围。
Claims (14)
1、一种制造快闪存储装置的方法，该方法包括：
在基板上定义高压区域和低压区域，该高压区域提供用于一个或多个构造成在第一电压下操作的第一晶体管的区域，该低压区域提供用于一个或多个构造成在低于该第一电压的第二电压下操作的第二晶体管的区域，每个第一晶体管具有栅电极，并且在该栅电极的每个侧面上具有源电极/漏电极区域；
形成低浓度P型离子注入区域作为该源电极/漏电极区域的一部分，该低浓度P型离子注入区域距该基板的上表面具有第一深度；
形成高浓度P型离子注入区域作为该源电极/漏电极区域的一部分，该高浓度P型离子注入区域距该基板的该上表面具有小于第一深度的第二深度；及
将低浓度N型离子注入该源电极/漏电极区域中。
2、如权利要求1所述的方法，其中该第一晶体管是PMOS晶体管。
3、如权利要求1所述的方法，其中使用第一能量水平将该低浓度N型离子注入该源电极/漏电极区域中，以便一些该低浓度N型离子注入在该高浓度P型离子注入区域下。
4、如权利要求1所述的方法，其中通过使用第一能量水平注入杂质形成该高浓度P型离子注入区域，并且用第二能量水平将该低浓度N型离子注入该源电极/漏电极区域中，该第二能量水平高于该第一能量水平。
5、如权利要求1所述的方法，其中在形成该低浓度P型离子注入区域之后将该低浓度N型离子注入该源电极/漏电极区域中。
6、如权利要求1所述的方法，其中在形成该低浓度P型离子注入区域之前将该低浓度N型离子注入该源电极/漏电极区域中。
7、如权利要求1所述的方法，其中所述形成高浓度P型离子注入区域包括将BF2离子注入该源电极/漏电极区域中同时掩模该低压区域。
8、如权利要求7所述的方法，其中使用具有2×1012至8×1012离子/cm3的浓度的B11离子形成该低浓度P型离子注入区域。
9、如权利要求8所述的方法，其中通过使用25至50KeV的能量水平注入B11离子形成该低浓度P型离子注入区域。
10、如权利要求7所述的方法，其中该BF2离子的氟成分阻止硼成分扩散出该源电极/漏电极区域及扩散至该基板中。
11、如权利要求7所述的方法，其中使用具有4×1012至6×1012离子/cm3的浓度的B11离子形成该低浓度P型离子注入区域。
12、一种制造快闪存储装置的方法，该方法包括：
在基板上定义用于P型晶体管的高压区域和用于N型晶体管的低压区域；
在该P型晶体管中至少一个栅电极的每一侧面上形成第一P型区域；
将N型杂质离子注入该第一P型区域中；及
使用BF2离子在该第一P型区域内形成第二P型区域，该第二P型区域具有比该第一P型区域的浓度水平高的浓度水平。
13、如权利要求12所述的方法，其中以小于用以形成该第二P型区域的剂量将该N型杂质注入该第一P型区域中。
14、如权利要求13所述的方法，其中将该N型杂质注入在该第二P型区域的深度之下的深度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR23471/05 | 2005-03-22 | ||
| KR1020050023471A KR100624912B1 (ko) | 2005-03-22 | 2005-03-22 | 플래쉬 메모리 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1841708A CN1841708A (zh) | 2006-10-04 |
| CN100431138C true CN100431138C (zh) | 2008-11-05 |
Family
ID=37030641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006100549546A Expired - Fee Related CN100431138C (zh) | 2005-03-22 | 2006-02-27 | 制造快闪存储装置的方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7384844B2 (zh) |
| JP (1) | JP2006270044A (zh) |
| KR (1) | KR100624912B1 (zh) |
| CN (1) | CN100431138C (zh) |
| TW (1) | TWI286369B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1930663A (zh) * | 2004-03-15 | 2007-03-14 | 皇家飞利浦电子股份有限公司 | 制造半导体器件的方法和用这种方法获得的半导体器件 |
| KR100816755B1 (ko) | 2006-10-19 | 2008-03-25 | 삼성전자주식회사 | 플래시 메모리 장치 및 그 제조방법 |
| US8026544B2 (en) | 2009-03-30 | 2011-09-27 | Sandisk Technologies Inc. | Fabricating and operating a memory array having a multi-level cell region and a single-level cell region |
| CN104347501B (zh) * | 2013-08-07 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| US11018259B2 (en) * | 2015-12-17 | 2021-05-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device comprising gate structure and doped gate spacer |
| CN108109908B (zh) * | 2016-11-25 | 2021-02-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN110797342B (zh) * | 2019-10-17 | 2022-05-27 | 上海华力集成电路制造有限公司 | 存储器件的制造方法及该存储器件 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3431647B2 (ja) | 1992-10-30 | 2003-07-28 | 株式会社半導体エネルギー研究所 | 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法 |
| JPH0774355A (ja) * | 1993-08-31 | 1995-03-17 | Nec Corp | 半導体装置及びその製造方法 |
| JP3426039B2 (ja) * | 1994-10-05 | 2003-07-14 | 三菱電機株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US6180470B1 (en) * | 1996-12-19 | 2001-01-30 | Lsi Logic Corporation | FETs having lightly doped drain regions that are shaped with counter and noncounter dorant elements |
| TW432719B (en) | 1997-12-24 | 2001-05-01 | United Microelectronics Corp | Flash memory structure with split gate and source-side injection and its manufacturing |
| JP3381147B2 (ja) * | 1999-04-16 | 2003-02-24 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP4501183B2 (ja) * | 1999-09-14 | 2010-07-14 | 株式会社デンソー | 半導体装置の製造方法 |
| KR100624922B1 (ko) * | 1999-12-28 | 2006-09-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| JP2001196476A (ja) | 2000-01-07 | 2001-07-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2002033397A (ja) * | 2000-07-18 | 2002-01-31 | Mitsubishi Electric Corp | 半導体装置 |
| JP2002043436A (ja) * | 2000-07-28 | 2002-02-08 | Denso Corp | 半導体装置の製造方法 |
| JP2002118177A (ja) * | 2000-10-11 | 2002-04-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6605506B2 (en) | 2001-01-29 | 2003-08-12 | Silicon-Based Technology Corp. | Method of fabricating a scalable stacked-gate flash memory device and its high-density memory arrays |
| JP2003051552A (ja) * | 2001-08-03 | 2003-02-21 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| KR100390921B1 (ko) * | 2001-11-08 | 2003-07-12 | 주식회사 하이닉스반도체 | 고전압 반도체 소자의 제조방법 |
| KR100493025B1 (ko) * | 2002-08-07 | 2005-06-07 | 삼성전자주식회사 | 반도체 메모리 장치의 제조 방법 |
| KR20040062276A (ko) * | 2003-01-02 | 2004-07-07 | 삼성전자주식회사 | 플래시 메모리 소자의 주변 트랜지스터 형성방법 |
| KR100493061B1 (ko) * | 2003-06-20 | 2005-06-02 | 삼성전자주식회사 | 비휘발성 메모리가 내장된 단일 칩 데이터 처리 장치 |
| KR100542394B1 (ko) | 2003-09-08 | 2006-01-11 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 게이트전극 형성방법 |
-
2005
- 2005-03-22 KR KR1020050023471A patent/KR100624912B1/ko not_active IP Right Cessation
- 2005-12-07 US US11/297,147 patent/US7384844B2/en not_active Expired - Fee Related
- 2005-12-12 JP JP2005357154A patent/JP2006270044A/ja active Pending
- 2005-12-23 TW TW094146419A patent/TWI286369B/zh not_active IP Right Cessation
-
2006
- 2006-02-27 CN CNB2006100549546A patent/CN100431138C/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880502A (en) * | 1996-09-06 | 1999-03-09 | Micron Display Technology, Inc. | Low and high voltage CMOS devices and process for fabricating same |
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| US6759299B2 (en) * | 2002-07-18 | 2004-07-06 | Hynix Semiconductor Inc. | Method for manufacturing flash memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100624912B1 (ko) | 2006-09-19 |
| JP2006270044A (ja) | 2006-10-05 |
| US7384844B2 (en) | 2008-06-10 |
| TW200634996A (en) | 2006-10-01 |
| US20060223264A1 (en) | 2006-10-05 |
| CN1841708A (zh) | 2006-10-04 |
| TWI286369B (en) | 2007-09-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20081105 Termination date: 20140227 |