JPH06334134A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06334134A JPH06334134A JP4140497A JP14049792A JPH06334134A JP H06334134 A JPH06334134 A JP H06334134A JP 4140497 A JP4140497 A JP 4140497A JP 14049792 A JP14049792 A JP 14049792A JP H06334134 A JPH06334134 A JP H06334134A
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- JP
- Japan
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- forming
- conductivity type
- ion
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体基板上にＣＭＯＳトランジス
タを形成するプロセスにおいて、ＬＤＤ構造形成の際の
工程削減を目的とする。 【構成】 シリコン基板１上にＰ型拡散層２とＮ型拡散
層３とフィールド酸化膜４とゲート酸化膜５と多結晶シ
リコン膜よりなるゲート電極６とを形成した後、全面に
Ｎ型導電不純物をイオン注入し、ＮＭＯＳ、ＬＤＤ部と
なるＮ型拡散層７を設ける。次に、ＮＭＯＳ領域をフォ
トレジストで被膜し、既存のＮ型拡散層を相殺する以上
のＰ型導電不純物をイオン注入し、ＰＭＯＳ、ＬＤＤ部
９を形成する。以下、サイドスペーサー１０を設けた
後、Ｎ及びＰＭＯＳ領域のみに各々Ｎ型拡散層１１、Ｐ
型拡散層１２を形成する。
タを形成するプロセスにおいて、ＬＤＤ構造形成の際の
工程削減を目的とする。 【構成】 シリコン基板１上にＰ型拡散層２とＮ型拡散
層３とフィールド酸化膜４とゲート酸化膜５と多結晶シ
リコン膜よりなるゲート電極６とを形成した後、全面に
Ｎ型導電不純物をイオン注入し、ＮＭＯＳ、ＬＤＤ部と
なるＮ型拡散層７を設ける。次に、ＮＭＯＳ領域をフォ
トレジストで被膜し、既存のＮ型拡散層を相殺する以上
のＰ型導電不純物をイオン注入し、ＰＭＯＳ、ＬＤＤ部
９を形成する。以下、サイドスペーサー１０を設けた
後、Ｎ及びＰＭＯＳ領域のみに各々Ｎ型拡散層１１、Ｐ
型拡散層１２を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にＣＭＯＳトランジスタにおいて、ＬＤＤ
（Lightly-Doped-Drain)構造形成技術の改良に関する。
係わり、特にＣＭＯＳトランジスタにおいて、ＬＤＤ
（Lightly-Doped-Drain)構造形成技術の改良に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳトランジスタにおいて、
ＬＤＤ構造形成のため、以下の工程を用いてきた。図２
（ａ）に示すように、まずシリコン半導体基板１３上に
Ｐ型拡散層１４、及びＮ型拡散層１５を設け、フィール
ド酸化膜１６を形成し、次にゲート酸化膜１７を形成す
る。つづいて、図２（ｂ）に示すように多結晶シリコン
膜をＣＶＤ法により形成し、Ｎ型導電不純物をドーピン
グした後、パターニングし、エッチング除去しゲート電
極１８を形成する。つづいて、図２（ｃ）に示すよう
に、ＮＭＯＳトランジスタ領域にのみＮ型拡散層１９を
形成するため、例えばリンをイオン注入する。続いて、
図２（ｄ）に示すようにＰＭＯＳトランジスタ領域にの
みＰ型拡散層２２を形成するため、例えば、ＢＦ2 をイ
オン注入する。
ＬＤＤ構造形成のため、以下の工程を用いてきた。図２
（ａ）に示すように、まずシリコン半導体基板１３上に
Ｐ型拡散層１４、及びＮ型拡散層１５を設け、フィール
ド酸化膜１６を形成し、次にゲート酸化膜１７を形成す
る。つづいて、図２（ｂ）に示すように多結晶シリコン
膜をＣＶＤ法により形成し、Ｎ型導電不純物をドーピン
グした後、パターニングし、エッチング除去しゲート電
極１８を形成する。つづいて、図２（ｃ）に示すよう
に、ＮＭＯＳトランジスタ領域にのみＮ型拡散層１９を
形成するため、例えばリンをイオン注入する。続いて、
図２（ｄ）に示すようにＰＭＯＳトランジスタ領域にの
みＰ型拡散層２２を形成するため、例えば、ＢＦ2 をイ
オン注入する。
【０００３】次に、図２（ｅ）に示すように、例えばＮ
ＳＧ膜をＣＶＤ法にて形成した後、異方的にエッチング
除去し、多結晶シリコン膜の側壁にサイドスペーサー１
０として残存させる。次に図２（ｆ）のように、ＮＭＯ
Ｓトランジスタ領域のみに例えばヒ素をイオン注入して
Ｎ型拡散層２４を形成し、つづいて図２（ｇ）のように
ＰＭＯＳトランジスタ領域にのみ、例えばＢＦ2 をイオ
ン注入してＰ型拡散層２７を形成していた。
ＳＧ膜をＣＶＤ法にて形成した後、異方的にエッチング
除去し、多結晶シリコン膜の側壁にサイドスペーサー１
０として残存させる。次に図２（ｆ）のように、ＮＭＯ
Ｓトランジスタ領域のみに例えばヒ素をイオン注入して
Ｎ型拡散層２４を形成し、つづいて図２（ｇ）のように
ＰＭＯＳトランジスタ領域にのみ、例えばＢＦ2 をイオ
ン注入してＰ型拡散層２７を形成していた。
【０００４】
【発明が解決しようとする課題】しかし、上記のような
従来の方法では、ＬＤＤ構造形成のためのＮ型及びＰ型
導電不純物のイオン注入をそれぞれ、ＮＭＯＳ及びＰＭ
ＯＳ領域にのみ行うため、フォト工程が多いという課題
があった。
従来の方法では、ＬＤＤ構造形成のためのＮ型及びＰ型
導電不純物のイオン注入をそれぞれ、ＮＭＯＳ及びＰＭ
ＯＳ領域にのみ行うため、フォト工程が多いという課題
があった。
【０００５】
【課題を解決するための手段】本発明は、上記の課題を
解決するために、ＮＭＯＳトランジスタのＬＤＤ部形成
の際、フォトレジストによりＰＭＯＳ領域を被膜する事
なく、全面にＮ型導電不純物のイオン注入を行うもので
ある。
解決するために、ＮＭＯＳトランジスタのＬＤＤ部形成
の際、フォトレジストによりＰＭＯＳ領域を被膜する事
なく、全面にＮ型導電不純物のイオン注入を行うもので
ある。
【０００６】
【作用】上記の方法においては、ＮＭＯＳトランジスタ
のＬＤＤ部形成の際にフォトマスクを使わず全面にイオ
ン注入するので、従来に比べ少ないフォト工程でＬＤＤ
構造を有するＣＭＯＳトランジスタが形成される。
のＬＤＤ部形成の際にフォトマスクを使わず全面にイオ
ン注入するので、従来に比べ少ないフォト工程でＬＤＤ
構造を有するＣＭＯＳトランジスタが形成される。
【０００７】
【実施例】以下に、本発明の実施例を図面に基づいて説
明する。まず、図１（ａ）に示すように、従来の方法と
同様にシリコン半導体基板１上にＰ型拡散層２と、Ｎ型
拡散層３と、素子分離用絶縁膜であるフィールド酸化膜
４と、ゲート酸化膜５と、多結晶シリコン膜よりなるゲ
ート電極６とを順次形成する。ここまでの工程は図２
（ａ）及び（ｂ）に示したように従来の方法と同様であ
る。つづいて図１（ｂ）に示すように、半導体基板表面
全面にＮ型導電不純物、例えばリンを７０ｋｅＶ、５．
０Ｅ１３ｃｍ-2でゲート電極６に自己整合的にイオン注
入し、Ｎ型拡散層７を形成する。
明する。まず、図１（ａ）に示すように、従来の方法と
同様にシリコン半導体基板１上にＰ型拡散層２と、Ｎ型
拡散層３と、素子分離用絶縁膜であるフィールド酸化膜
４と、ゲート酸化膜５と、多結晶シリコン膜よりなるゲ
ート電極６とを順次形成する。ここまでの工程は図２
（ａ）及び（ｂ）に示したように従来の方法と同様であ
る。つづいて図１（ｂ）に示すように、半導体基板表面
全面にＮ型導電不純物、例えばリンを７０ｋｅＶ、５．
０Ｅ１３ｃｍ-2でゲート電極６に自己整合的にイオン注
入し、Ｎ型拡散層７を形成する。
【０００８】この工程により、ＮＭＯＳトランジスタ領
域において、不純物濃度の低いＮ型のソース・ドレイン
領域（ＬＤＤ領域）が形成される。次に、図１（ｃ）に
示すように、ＮＭＯＳ領域にフォトレジスト８を被膜し
ＰＭＯＳ領域にのみＰ型導電不純物、例えばＢＦ2 をイ
オン注入し、Ｐ型拡散層９を形成する。この時、ＰＭＯ
Ｓ領域にはすでにＮ型拡散層が形成されているので、Ｐ
ＭＯＳ領域に注入されるＰ型導電不純物は、このＮ型拡
散層を相殺する以上のドーズ量、例えばＢＦ2 で６０ｋ
ｅＶ、１．５Ｅ１４ｃｍ-2が必要である。
域において、不純物濃度の低いＮ型のソース・ドレイン
領域（ＬＤＤ領域）が形成される。次に、図１（ｃ）に
示すように、ＮＭＯＳ領域にフォトレジスト８を被膜し
ＰＭＯＳ領域にのみＰ型導電不純物、例えばＢＦ2 をイ
オン注入し、Ｐ型拡散層９を形成する。この時、ＰＭＯ
Ｓ領域にはすでにＮ型拡散層が形成されているので、Ｐ
ＭＯＳ領域に注入されるＰ型導電不純物は、このＮ型拡
散層を相殺する以上のドーズ量、例えばＢＦ2 で６０ｋ
ｅＶ、１．５Ｅ１４ｃｍ-2が必要である。
【０００９】この工程により、ＰＭＯＳトランジスタ領
域において、不純物濃度の低いＰ型のソース・ドレイン
領域（ＬＤＤ領域）が形成される。つづいて、従来の方
法で説明したように、図１（ｄ）に示したごとく、ゲー
ト電極６の側壁にＮＳＧ膜より成るサイドスペーサー１
０を形成した後、順次ＮＭＯＳ領域にはＮ型導電不純
物、例えばヒ素を、及びＰＭＯＳ領域にはＰ型導電不純
物、例えばＢＦ2 をイオン注入し、濃いＮ型拡散層１
１、濃いＰ型拡散層１２を形成する。
域において、不純物濃度の低いＰ型のソース・ドレイン
領域（ＬＤＤ領域）が形成される。つづいて、従来の方
法で説明したように、図１（ｄ）に示したごとく、ゲー
ト電極６の側壁にＮＳＧ膜より成るサイドスペーサー１
０を形成した後、順次ＮＭＯＳ領域にはＮ型導電不純
物、例えばヒ素を、及びＰＭＯＳ領域にはＰ型導電不純
物、例えばＢＦ2 をイオン注入し、濃いＮ型拡散層１
１、濃いＰ型拡散層１２を形成する。
【００１０】以上のようにしてＬＤＤ構造のＣＭＯＳト
ランジスタを形成することができる。
ランジスタを形成することができる。
【００１１】
【発明の効果】本願発明は、上記説明したように、Ｎ型
のＬＤＤ不純物領域の形成に際してフォトマスクを使用
しないので、フォト工程の削減がなされ、それに伴い工
程負荷が低減し、その分製造コストを低下することがで
きる。
のＬＤＤ不純物領域の形成に際してフォトマスクを使用
しないので、フォト工程の削減がなされ、それに伴い工
程負荷が低減し、その分製造コストを低下することがで
きる。
【図１】本発明の実施例である。
【図２】従来の方法を示す図である。
１、１３ シリコン半導体基板 ２、９、１２、１４、２２，２７ 第１導電型拡散層 ３、７、１１、１５、１９、２４ 第２導電型拡散層 ４、１６ フィールド酸化膜 ５、１７ ゲート酸化膜 ６、１８ ゲート電極 ８、２０、２１、２５、２６ フォトレジスト １０、２３ サイドスペーサー
Claims (1)
- 【請求項１】 半導体基板上にＣＭＯＳトランジスタを
形成するプロセスにおいて、素子分離用絶縁膜を形成す
る工程と、ゲート酸化膜を形成する工程と、ゲート電極
を形成する工程と、第１導電型拡散層を半導体基板表面
全面にイオン注入にて形成する工程と、第２導電型トラ
ンジスタ形成領域のみに第２導電型拡散層をイオン注入
にて形成する工程と、ＣＶＤ法にて全面に絶縁膜を形成
した後、異方的にエッチングしゲート電極側面に側壁酸
化膜を形成する工程と、順次第１導電型トランジスタ形
成領域には第１導電型不純物を、第２導電型トランジス
タ形成領域には第２導電型不純物をイオン注入し、前記
拡散層より濃い第１、第２導電型拡散層を形成する工程
とを含む半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140497A JPH06334134A (ja) | 1992-06-01 | 1992-06-01 | 半導体装置の製造方法 |
| US08/696,001 US5854662A (en) | 1992-06-01 | 1996-08-12 | Driver for plane fluorescent panel and television receiver having liquid crystal display with backlight of the plane fluorescent panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140497A JPH06334134A (ja) | 1992-06-01 | 1992-06-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334134A true JPH06334134A (ja) | 1994-12-02 |
Family
ID=15270008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4140497A Pending JPH06334134A (ja) | 1992-06-01 | 1992-06-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334134A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270044A (ja) * | 2005-03-22 | 2006-10-05 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
-
1992
- 1992-06-01 JP JP4140497A patent/JPH06334134A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270044A (ja) * | 2005-03-22 | 2006-10-05 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
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