JPH09205151A - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- JPH09205151A JPH09205151A JP8032856A JP3285696A JPH09205151A JP H09205151 A JPH09205151 A JP H09205151A JP 8032856 A JP8032856 A JP 8032856A JP 3285696 A JP3285696 A JP 3285696A JP H09205151 A JPH09205151 A JP H09205151A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 一方の導電型のトランジスタが所謂ポケット
構造であるにも拘らず、全体の電流駆動能力が高い相補
型半導体装置を製造する。 【解決手段】 ＮＭＯＳトランジスタ形成領域３２のみ
にＳｉＮ膜４３を形成し、ＢＳＧ膜５２で側壁スペーサ
を形成して、アニールを行う。ＰＭＯＳトランジスタ形
成領域３３では、ＢＳＧ膜５２からＳｉ基板３１にＢが
拡散して、ポケット領域であるＮ領域５１のＡｓに補償
されることによるＰ- 領域４７のシート抵抗の増大が抑
制される。ＮＭＯＳトランジスタ形成領域３２では、Ｓ
ｉＮ膜４３によってＢの拡散が防止されて、Ｎ- 領域４
５のシート抵抗は増大しない。
構造であるにも拘らず、全体の電流駆動能力が高い相補
型半導体装置を製造する。 【解決手段】 ＮＭＯＳトランジスタ形成領域３２のみ
にＳｉＮ膜４３を形成し、ＢＳＧ膜５２で側壁スペーサ
を形成して、アニールを行う。ＰＭＯＳトランジスタ形
成領域３３では、ＢＳＧ膜５２からＳｉ基板３１にＢが
拡散して、ポケット領域であるＮ領域５１のＡｓに補償
されることによるＰ- 領域４７のシート抵抗の増大が抑
制される。ＮＭＯＳトランジスタ形成領域３２では、Ｓ
ｉＮ膜４３によってＢの拡散が防止されて、Ｎ- 領域４
５のシート抵抗は増大しない。
Description
【０００１】
【発明の属する技術分野】本発明は、第１及び第２導電
型チャネルトランジスタが共にＬＤＤ構造で且つ第２導
電型チャネルトランジスタが所謂ポケット構造である相
補型半導体装置の製造方法に関するものである。
型チャネルトランジスタが共にＬＤＤ構造で且つ第２導
電型チャネルトランジスタが所謂ポケット構造である相
補型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の微細化に伴ってトランジス
タの寸法も縮小しているので、特に、埋め込みチャネル
型であるＰＭＯＳトランジスタにおいて、ゲート長のば
らつきによるソース／ドレイン間のパンチスルーが生じ
易くなっている。このため、チャネル領域の深い位置に
Ｎ型の所謂ポケット領域を形成して、ドレインからの空
乏層の伸びを抑制している。
タの寸法も縮小しているので、特に、埋め込みチャネル
型であるＰＭＯＳトランジスタにおいて、ゲート長のば
らつきによるソース／ドレイン間のパンチスルーが生じ
易くなっている。このため、チャネル領域の深い位置に
Ｎ型の所謂ポケット領域を形成して、ドレインからの空
乏層の伸びを抑制している。
【０００３】図３は、ＣＭＯＳトランジスタのうちで上
述の様なポケット構造を有するＰＭＯＳトランジスタの
製造方法の一従来例を示している。この一従来例では、
図３（ａ）に示す様に、Ｓｉ基板１１にゲート酸化膜と
してのＳｉＯ2 膜１２、ポリサイド層１３及びオフセッ
ト用のＳｉＯ2 膜１４を順次に形成し、ＳｉＯ2 膜１４
及びポリサイド層１３をゲート電極のパターンに加工す
る。
述の様なポケット構造を有するＰＭＯＳトランジスタの
製造方法の一従来例を示している。この一従来例では、
図３（ａ）に示す様に、Ｓｉ基板１１にゲート酸化膜と
してのＳｉＯ2 膜１２、ポリサイド層１３及びオフセッ
ト用のＳｉＯ2 膜１４を順次に形成し、ＳｉＯ2 膜１４
及びポリサイド層１３をゲート電極のパターンに加工す
る。
【０００４】その後、ＳｉＯ2 膜１４等をマスクにし
て、Ｓｉ基板１１の法線に近い方向からＢＦ2 を１×１
０13ｃｍ-2台のドーズ量でＳｉ基板１１にイオン注入し
て、ＬＤＤ領域としてのＰ- 領域１５を形成する。更
に、ＳｉＯ2 膜１４等をマスクにして、Ｓｉ基板１１の
法線に対して４５°程度の方向からＡｓ１６を１×１０
13ｃｍ-2台のドーズ量でＳｉ基板１１に斜め回転イオン
注入して、ポケット領域としてのＮ領域１７を形成す
る。
て、Ｓｉ基板１１の法線に近い方向からＢＦ2 を１×１
０13ｃｍ-2台のドーズ量でＳｉ基板１１にイオン注入し
て、ＬＤＤ領域としてのＰ- 領域１５を形成する。更
に、ＳｉＯ2 膜１４等をマスクにして、Ｓｉ基板１１の
法線に対して４５°程度の方向からＡｓ１６を１×１０
13ｃｍ-2台のドーズ量でＳｉ基板１１に斜め回転イオン
注入して、ポケット領域としてのＮ領域１７を形成す
る。
【０００５】次に、図３（ｂ）に示す様に、ＳｉＯ2 膜
２１から成る側壁スペーサをポリサイド層１３等に形成
し、ＳｉＯ2 膜１４等とＳｉＯ2 膜２１とをマスクにし
て、Ｓｉ基板１１の法線に近い方向からＢＦ2 を１×１
０15ｃｍ-2台のドーズ量でＳｉ基板１１にイオン注入し
て、ソース／ドレイン領域としてのＰ+ 領域２２を形成
する。
２１から成る側壁スペーサをポリサイド層１３等に形成
し、ＳｉＯ2 膜１４等とＳｉＯ2 膜２１とをマスクにし
て、Ｓｉ基板１１の法線に近い方向からＢＦ2 を１×１
０15ｃｍ-2台のドーズ量でＳｉ基板１１にイオン注入し
て、ソース／ドレイン領域としてのＰ+ 領域２２を形成
する。
【０００６】
【発明が解決しようとする課題】ところが、ＬＤＤ領域
であるＰ- 領域１５とポケット領域であるＮ領域１７と
は、導電型が互いに反対であり、しかも、不純物濃度が
互いに同等程度である。このため、Ｐ+ 領域２２で覆わ
れなかったＰ- 領域１５のうちでＮ領域１７との重畳領
域２３では、Ｐ- 領域１５のＢがＮ領域１７のＡｓに補
償されて、Ｐ- 領域１５のシート抵抗が増大する。
であるＰ- 領域１５とポケット領域であるＮ領域１７と
は、導電型が互いに反対であり、しかも、不純物濃度が
互いに同等程度である。このため、Ｐ+ 領域２２で覆わ
れなかったＰ- 領域１５のうちでＮ領域１７との重畳領
域２３では、Ｐ- 領域１５のＢがＮ領域１７のＡｓに補
償されて、Ｐ- 領域１５のシート抵抗が増大する。
【０００７】ＬＤＤ領域であるＰ- 領域１５のシート抵
抗が増大すると、ソース／ドレイン間に電流が流れにく
くなる。従って、図３に示した一従来例で製造したＣＭ
ＯＳトランジスタ中のＰＭＯＳトランジスタでは、ポケ
ット構造のためにソース／ドレイン間でパンチスルーが
生じにくくて信頼性が高いが、電流駆動能力は低かっ
た。
抗が増大すると、ソース／ドレイン間に電流が流れにく
くなる。従って、図３に示した一従来例で製造したＣＭ
ＯＳトランジスタ中のＰＭＯＳトランジスタでは、ポケ
ット構造のためにソース／ドレイン間でパンチスルーが
生じにくくて信頼性が高いが、電流駆動能力は低かっ
た。
【０００８】
【課題を解決するための手段】請求項１の相補型半導体
装置の製造方法は、第１導電型チャネルトランジスタの
チャネル領域に接する相対的に低濃度の第１導電型不純
物領域を半導体基板に形成する工程と、第２導電型チャ
ネルトランジスタのチャネル領域に接する相対的に低濃
度の第２導電型不純物領域を前記半導体基板に形成する
工程と、前記相対的に低濃度の第２導電型不純物領域よ
りも深く且つ前記チャネル領域側へ突出している第１導
電型不純物領域を前記半導体基板に形成する工程と、前
記第１導電型チャネルトランジスタの形成領域にのみ不
純物拡散防止膜を形成する工程と、前記不純物拡散防止
膜を形成した後に、第２導電型不純物を含む側壁スペー
サを前記第１及び第２導電型チャネルトランジスタのゲ
ート電極に形成する工程と、前記第１導電型チャネルト
ランジスタにおける前記側壁スペーサの前記チャネル領
域とは反対側の前記半導体基板に相対的に高濃度の第１
導電型不純物領域を形成する工程と、前記第２導電型チ
ャネルトランジスタにおける前記側壁スペーサの前記チ
ャネル領域とは反対側の前記半導体基板に相対的に高濃
度の第２導電型不純物領域を形成する工程と、前記第２
導電型チャネルトランジスタの前記側壁スペーサに含ま
れている前記第２導電型不純物を前記半導体基板に拡散
させる工程とを具備することを特徴としている。
装置の製造方法は、第１導電型チャネルトランジスタの
チャネル領域に接する相対的に低濃度の第１導電型不純
物領域を半導体基板に形成する工程と、第２導電型チャ
ネルトランジスタのチャネル領域に接する相対的に低濃
度の第２導電型不純物領域を前記半導体基板に形成する
工程と、前記相対的に低濃度の第２導電型不純物領域よ
りも深く且つ前記チャネル領域側へ突出している第１導
電型不純物領域を前記半導体基板に形成する工程と、前
記第１導電型チャネルトランジスタの形成領域にのみ不
純物拡散防止膜を形成する工程と、前記不純物拡散防止
膜を形成した後に、第２導電型不純物を含む側壁スペー
サを前記第１及び第２導電型チャネルトランジスタのゲ
ート電極に形成する工程と、前記第１導電型チャネルト
ランジスタにおける前記側壁スペーサの前記チャネル領
域とは反対側の前記半導体基板に相対的に高濃度の第１
導電型不純物領域を形成する工程と、前記第２導電型チ
ャネルトランジスタにおける前記側壁スペーサの前記チ
ャネル領域とは反対側の前記半導体基板に相対的に高濃
度の第２導電型不純物領域を形成する工程と、前記第２
導電型チャネルトランジスタの前記側壁スペーサに含ま
れている前記第２導電型不純物を前記半導体基板に拡散
させる工程とを具備することを特徴としている。
【０００９】請求項２の相補型半導体装置の製造方法
は、前記第２導電型チャネルトランジスタがＰＭＯＳト
ランジスタであり、前記側壁スペーサをＢＳＧ膜で形成
することを特徴としている。
は、前記第２導電型チャネルトランジスタがＰＭＯＳト
ランジスタであり、前記側壁スペーサをＢＳＧ膜で形成
することを特徴としている。
【００１０】本発明による相補型半導体装置の製造方法
では、ＬＤＤ構造の第１及び第２導電型チャネルトラン
ジスタを製作しており、且つ第２導電型チャネルトラン
ジスタを所謂ポケット構造にしているが、第２導電型不
純物を含む側壁スペーサをゲート電極に形成し、この側
壁スペーサに含まれている第２導電型不純物を第２導電
型チャネルトランジスタの形成領域における半導体基板
に拡散させている。
では、ＬＤＤ構造の第１及び第２導電型チャネルトラン
ジスタを製作しており、且つ第２導電型チャネルトラン
ジスタを所謂ポケット構造にしているが、第２導電型不
純物を含む側壁スペーサをゲート電極に形成し、この側
壁スペーサに含まれている第２導電型不純物を第２導電
型チャネルトランジスタの形成領域における半導体基板
に拡散させている。
【００１１】このため、第２導電型チャネルトランジス
タの側壁スペーサ下におけるＬＤＤ領域の不純物濃度が
高められ、第２導電型チャネルトランジスタがポケット
構造であるにも拘らず、ＬＤＤ領域の第２導電型不純物
がポケット領域の第１導電型不純物に補償されることに
よるＬＤＤ領域のシート抵抗の増大を抑制することがで
きる。
タの側壁スペーサ下におけるＬＤＤ領域の不純物濃度が
高められ、第２導電型チャネルトランジスタがポケット
構造であるにも拘らず、ＬＤＤ領域の第２導電型不純物
がポケット領域の第１導電型不純物に補償されることに
よるＬＤＤ領域のシート抵抗の増大を抑制することがで
きる。
【００１２】一方、第２導電型不純物を含む側壁スペー
サは第１導電型チャネルトランジスタのゲート電極にも
形成しているが、側壁スペーサを形成する前に第１導電
型チャネルトランジスタの形成領域にのみ不純物拡散防
止膜を形成しているので、側壁スペーサに含まれている
第２導電型不純物は第１導電型チャネルトランジスタの
形成領域における半導体基板には拡散しない。
サは第１導電型チャネルトランジスタのゲート電極にも
形成しているが、側壁スペーサを形成する前に第１導電
型チャネルトランジスタの形成領域にのみ不純物拡散防
止膜を形成しているので、側壁スペーサに含まれている
第２導電型不純物は第１導電型チャネルトランジスタの
形成領域における半導体基板には拡散しない。
【００１３】このため、第１導電型チャネルトランジス
タのＬＤＤ領域の第１導電型不純物が側壁スペーサから
の第２導電型不純物に補償されることはなく、ＬＤＤ領
域のシート抵抗の増大を防止することができる。
タのＬＤＤ領域の第１導電型不純物が側壁スペーサから
の第２導電型不純物に補償されることはなく、ＬＤＤ領
域のシート抵抗の増大を防止することができる。
【００１４】
【発明の実施の形態】以下、ＣＭＯＳトランジスタの製
造に適用した本発明の一実施形態を、図１、２を参照し
ながら説明する。本実施形態では、図１（ａ）に示す様
に、Ｓｉ基板３１のＮＭＯＳトランジスタ形成領域３２
及びＰＭＯＳトランジスタ形成領域３３に夫々Ｐウェル
３４及びＮウェル３５を形成した後、Ｓｉ基板３１の表
面に素子分離用のＳｉＯ2 膜３６を選択的に形成する。
造に適用した本発明の一実施形態を、図１、２を参照し
ながら説明する。本実施形態では、図１（ａ）に示す様
に、Ｓｉ基板３１のＮＭＯＳトランジスタ形成領域３２
及びＰＭＯＳトランジスタ形成領域３３に夫々Ｐウェル
３４及びＮウェル３５を形成した後、Ｓｉ基板３１の表
面に素子分離用のＳｉＯ2 膜３６を選択的に形成する。
【００１５】その後、ＳｉＯ2 膜３６に囲まれている素
子活性領域の表面にゲート酸化膜としてのＳｉＯ2 膜３
７を形成し、更に、ポリサイド層４１及びオフセット用
のＳｉＯ2 膜４２を順次に形成する。そして、ＳｉＯ2
膜４２及びポリサイド層４１をゲート電極のパターンに
加工した後、膜厚が１０ｎｍ程度のＳｉＮ膜４３をＣＶ
Ｄ法で全面に堆積させる。
子活性領域の表面にゲート酸化膜としてのＳｉＯ2 膜３
７を形成し、更に、ポリサイド層４１及びオフセット用
のＳｉＯ2 膜４２を順次に形成する。そして、ＳｉＯ2
膜４２及びポリサイド層４１をゲート電極のパターンに
加工した後、膜厚が１０ｎｍ程度のＳｉＮ膜４３をＣＶ
Ｄ法で全面に堆積させる。
【００１６】その後、ＰＭＯＳトランジスタ形成領域３
３のみをフォトレジスト４４で覆い、このフォトレジス
ト４４とＳｉＯ2 膜４２、３６等とをマスクにして、Ａ
ｓを１×１０13ｃｍ-2台のドーズ量でＳｉ基板３１にイ
オン注入して、ＬＤＤ領域としてのＮ- 領域４５をＮＭ
ＯＳトランジスタ形成領域３２に形成する。
３のみをフォトレジスト４４で覆い、このフォトレジス
ト４４とＳｉＯ2 膜４２、３６等とをマスクにして、Ａ
ｓを１×１０13ｃｍ-2台のドーズ量でＳｉ基板３１にイ
オン注入して、ＬＤＤ領域としてのＮ- 領域４５をＮＭ
ＯＳトランジスタ形成領域３２に形成する。
【００１７】次に、図１（ｂ）に示す様に、フォトレジ
スト４４を除去した後、今度は、ＮＭＯＳトランジスタ
形成領域３２のみをフォトレジスト４６で覆い、このフ
ォトレジスト４６とＳｉＯ2 膜４２、３６等とをマスク
にして、ＢＦ2 を１×１０13ｃｍ-2台のドーズ量でＳｉ
基板３１にイオン注入して、ＬＤＤ領域としてのＰ-領
域４７をＰＭＯＳトランジスタ形成領域３３に形成す
る。
スト４４を除去した後、今度は、ＮＭＯＳトランジスタ
形成領域３２のみをフォトレジスト４６で覆い、このフ
ォトレジスト４６とＳｉＯ2 膜４２、３６等とをマスク
にして、ＢＦ2 を１×１０13ｃｍ-2台のドーズ量でＳｉ
基板３１にイオン注入して、ＬＤＤ領域としてのＰ-領
域４７をＰＭＯＳトランジスタ形成領域３３に形成す
る。
【００１８】また、フォトレジスト４６とＳｉＯ2 膜４
２、３６等とをマスクにして、Ａｓを１×１０13ｃｍ-2
台のドーズ量でＳｉ基板３１に斜め回転イオン注入し
て、ポケット領域としてのＮ領域５１をＰＭＯＳトラン
ジスタ形成領域３３に形成する。
２、３６等とをマスクにして、Ａｓを１×１０13ｃｍ-2
台のドーズ量でＳｉ基板３１に斜め回転イオン注入し
て、ポケット領域としてのＮ領域５１をＰＭＯＳトラン
ジスタ形成領域３３に形成する。
【００１９】次に、図１（ｃ）に示す様に、フォトレジ
スト４６をマスクにしたエッチングで、ＰＭＯＳトラン
ジスタ形成領域３３の全体からＳｉＮ膜４３を除去す
る。このとき、ＳｉＮ膜４３とＳｉＯ2 膜３７との間に
は十分なエッチング選択比を確保することができるの
で、Ｓｉ基板３１までエッチングが進行することはな
い。
スト４６をマスクにしたエッチングで、ＰＭＯＳトラン
ジスタ形成領域３３の全体からＳｉＮ膜４３を除去す
る。このとき、ＳｉＮ膜４３とＳｉＯ2 膜３７との間に
は十分なエッチング選択比を確保することができるの
で、Ｓｉ基板３１までエッチングが進行することはな
い。
【００２０】次に、図２（ａ）に示す様に、フォトレジ
スト４６を除去した後、ＢＳＧ膜５２をＣＶＤ法で全面
に堆積させ、ＢＳＧ膜５２の全面をエッチバックして、
このＢＳＧ膜５２から成る側壁スペーサをポリサイド層
４１及びＳｉＯ2 膜４２に形成する。
スト４６を除去した後、ＢＳＧ膜５２をＣＶＤ法で全面
に堆積させ、ＢＳＧ膜５２の全面をエッチバックして、
このＢＳＧ膜５２から成る側壁スペーサをポリサイド層
４１及びＳｉＯ2 膜４２に形成する。
【００２１】次に、ＰＭＯＳトランジスタ形成領域３３
のみをフォトレジスト（図示せず）で覆い、このフォト
レジストとＢＳＧ膜５２及びＳｉＯ2 膜４２、３６等と
をマスクにして、Ａｓを１×１０15ｃｍ-2台のドーズ量
でＳｉ基板３１にイオン注入して、図２（ｂ）に示す様
に、ソース／ドレイン領域としてのＮ+ 領域５３をＮＭ
ＯＳトランジスタ形成領域３２に形成する。
のみをフォトレジスト（図示せず）で覆い、このフォト
レジストとＢＳＧ膜５２及びＳｉＯ2 膜４２、３６等と
をマスクにして、Ａｓを１×１０15ｃｍ-2台のドーズ量
でＳｉ基板３１にイオン注入して、図２（ｂ）に示す様
に、ソース／ドレイン領域としてのＮ+ 領域５３をＮＭ
ＯＳトランジスタ形成領域３２に形成する。
【００２２】そして、今度は、ＮＭＯＳトランジスタ形
成領域３２のみをフォトレジスト（図示せず）で覆い、
このフォトレジストとＢＳＧ膜５２及びＳｉＯ2 膜４
２、３６等とをマスクにして、ＢＦ2 を１×１０15ｃｍ
-2台のドーズ量でＳｉ基板３１にイオン注入して、ソー
ス／ドレイン領域としてのＰ+ 領域５４をＰＭＯＳトラ
ンジスタ形成領域３３に形成する。
成領域３２のみをフォトレジスト（図示せず）で覆い、
このフォトレジストとＢＳＧ膜５２及びＳｉＯ2 膜４
２、３６等とをマスクにして、ＢＦ2 を１×１０15ｃｍ
-2台のドーズ量でＳｉ基板３１にイオン注入して、ソー
ス／ドレイン領域としてのＰ+ 領域５４をＰＭＯＳトラ
ンジスタ形成領域３３に形成する。
【００２３】次に、図２（ｃ）に示す様に、層間絶縁膜
５５を堆積させた後、イオン注入で形成した不純物領域
中の不純物を９００℃程度の電気炉アニールで活性化さ
せる。この時、ＰＭＯＳトランジスタ形成領域３３で
は、側壁スペーサであるＢＳＧ膜５２からＳｉ基板３１
にＢが拡散して、ＢＳＧ膜５２下のＰ- 領域４７の不純
物濃度が高められる。
５５を堆積させた後、イオン注入で形成した不純物領域
中の不純物を９００℃程度の電気炉アニールで活性化さ
せる。この時、ＰＭＯＳトランジスタ形成領域３３で
は、側壁スペーサであるＢＳＧ膜５２からＳｉ基板３１
にＢが拡散して、ＢＳＧ膜５２下のＰ- 領域４７の不純
物濃度が高められる。
【００２４】このため、Ｐ- 領域４７とＮ領域５１との
重畳領域でも、Ｐ- 領域４７のＢがＮ領域５１のＡｓに
補償されることによるＰ- 領域４７のシート抵抗の増大
が抑制される。一方、ＮＭＯＳトランジスタ形成領域３
２では、ＳｉＮ膜４３が残されてＳｉ基板３１の表面等
を覆っている。このため、ＢＳＧ膜５２からＳｉ基板３
１へのＢの拡散がＳｉＮ膜４３によって防止されて、Ｂ
ＳＧ膜５２下のＮ- 領域４５のシート抵抗は増大しな
い。
重畳領域でも、Ｐ- 領域４７のＢがＮ領域５１のＡｓに
補償されることによるＰ- 領域４７のシート抵抗の増大
が抑制される。一方、ＮＭＯＳトランジスタ形成領域３
２では、ＳｉＮ膜４３が残されてＳｉ基板３１の表面等
を覆っている。このため、ＢＳＧ膜５２からＳｉ基板３
１へのＢの拡散がＳｉＮ膜４３によって防止されて、Ｂ
ＳＧ膜５２下のＮ- 領域４５のシート抵抗は増大しな
い。
【００２５】以上の工程によって、ＮＭＯＳトランジス
タ形成領域３２及びＰＭＯＳトランジスタ形成領域３３
にＮＭＯＳトランジスタ５６及びＰＭＯＳトランジスタ
５７が夫々製作されたＣＭＯＳトランジスタ５８が完成
する。
タ形成領域３２及びＰＭＯＳトランジスタ形成領域３３
にＮＭＯＳトランジスタ５６及びＰＭＯＳトランジスタ
５７が夫々製作されたＣＭＯＳトランジスタ５８が完成
する。
【００２６】なお、以上の実施形態では、不純物拡散防
止膜としてＳｉＮ膜４３を用いたが、ＳｉＮ膜４３以外
の不純物拡散防止膜を用いてもよい。また、以上の実施
形態は、ＣＭＯＳトランジスタの製造に本発明を適用し
たものであるが、ＣＭＯＳトランジスタ以外の相補型の
電界効果型半導体装置の製造にも本発明を適用すること
ができる。
止膜としてＳｉＮ膜４３を用いたが、ＳｉＮ膜４３以外
の不純物拡散防止膜を用いてもよい。また、以上の実施
形態は、ＣＭＯＳトランジスタの製造に本発明を適用し
たものであるが、ＣＭＯＳトランジスタ以外の相補型の
電界効果型半導体装置の製造にも本発明を適用すること
ができる。
【００２７】
【発明の効果】本発明による相補型半導体装置の製造方
法では、第２導電型チャネルトランジスタがポケット構
造であるにも拘らず、ＬＤＤ領域の第２導電型不純物が
ポケット領域の第１導電型不純物に補償されることによ
るＬＤＤ領域のシート抵抗の増大を抑制することがで
き、しかも、第１導電型チャネルトランジスタにおける
ＬＤＤ領域のシート抵抗の増大を防止することもでき
る。
法では、第２導電型チャネルトランジスタがポケット構
造であるにも拘らず、ＬＤＤ領域の第２導電型不純物が
ポケット領域の第１導電型不純物に補償されることによ
るＬＤＤ領域のシート抵抗の増大を抑制することがで
き、しかも、第１導電型チャネルトランジスタにおける
ＬＤＤ領域のシート抵抗の増大を防止することもでき
る。
【００２８】このため、第２導電型チャネルトランジス
タのソース／ドレイン間でパンチスルーが生じにくくて
信頼性が高く、且つ、第１及び第２導電型チャネルトラ
ンジスタの何れにおいても電流駆動能力が高い相補型半
導体装置を製造することができる。
タのソース／ドレイン間でパンチスルーが生じにくくて
信頼性が高く、且つ、第１及び第２導電型チャネルトラ
ンジスタの何れにおいても電流駆動能力が高い相補型半
導体装置を製造することができる。
【図１】本発明の一実施形態の前半の工程を順次に示す
側断面図である。
側断面図である。
【図２】一実施形態の後半の工程を順次に示す側断面図
である。
である。
【図３】本発明の一従来例の途中の工程を順次に示す側
断面図である。
断面図である。
３１ Ｓｉ基板 ４１ ポリサイド層 ４３ ＳｉＮ膜 ４５ Ｎ- 領域 ４７ Ｐ- 領域 ５１ Ｎ領域 ５２ ＢＳＧ膜 ５３ Ｎ+ 領域 ５４ Ｐ+ 領域 ５６ ＮＭＯＳトランジスタ ５７ ＰＭＯＳトランジスタ ５８ ＣＭＯＳトランジスタ
Claims (2)
- 【請求項１】 第１導電型チャネルトランジスタのチャ
ネル領域に接する相対的に低濃度の第１導電型不純物領
域を半導体基板に形成する工程と、 第２導電型チャネルトランジスタのチャネル領域に接す
る相対的に低濃度の第２導電型不純物領域を前記半導体
基板に形成する工程と、 前記相対的に低濃度の第２導電型不純物領域よりも深く
且つ前記チャネル領域側へ突出している第１導電型不純
物領域を前記半導体基板に形成する工程と、 前記第１導電型チャネルトランジスタの形成領域にのみ
不純物拡散防止膜を形成する工程と、 前記不純物拡散防止膜を形成した後に、第２導電型不純
物を含む側壁スペーサを前記第１及び第２導電型チャネ
ルトランジスタのゲート電極に形成する工程と、 前記第１導電型チャネルトランジスタにおける前記側壁
スペーサの前記チャネル領域とは反対側の前記半導体基
板に相対的に高濃度の第１導電型不純物領域を形成する
工程と、 前記第２導電型チャネルトランジスタにおける前記側壁
スペーサの前記チャネル領域とは反対側の前記半導体基
板に相対的に高濃度の第２導電型不純物領域を形成する
工程と、 前記第２導電型チャネルトランジスタの前記側壁スペー
サに含まれている前記第２導電型不純物を前記半導体基
板に拡散させる工程とを具備することを特徴とする相補
型半導体装置の製造方法。 - 【請求項２】 前記第２導電型チャネルトランジスタが
ＰＭＯＳトランジスタであり、 前記側壁スペーサをＢＳＧ膜で形成することを特徴とす
る請求項１記載の相補型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8032856A JPH09205151A (ja) | 1996-01-26 | 1996-01-26 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8032856A JPH09205151A (ja) | 1996-01-26 | 1996-01-26 | 相補型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205151A true JPH09205151A (ja) | 1997-08-05 |
Family
ID=12370493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8032856A Pending JPH09205151A (ja) | 1996-01-26 | 1996-01-26 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205151A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100307559B1 (ko) * | 1998-12-30 | 2002-03-08 | 박종섭 | 반도체소자의 트랜지스터 형성방법 |
| JP2003531494A (ja) * | 2000-04-12 | 2003-10-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置の製造方法 |
| KR100495914B1 (ko) * | 2002-05-24 | 2005-06-20 | 주식회사 하이닉스반도체 | 씨모스트랜지스터 및 그 제조 방법 |
| JP2007095887A (ja) * | 2005-09-28 | 2007-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2014165371A (ja) * | 2013-02-26 | 2014-09-08 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法及び半導体装置 |
-
1996
- 1996-01-26 JP JP8032856A patent/JPH09205151A/ja active Pending
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| JP4846167B2 (ja) * | 2000-04-12 | 2011-12-28 | エヌエックスピー ビー ヴィ | 半導体装置の製造方法 |
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| US8076193B2 (en) | 2005-09-28 | 2011-12-13 | Kabushiki Kaisha Toshiba | CMOS device fabrication method with PMOS interface insulating film formed concurrently with sidewall insulating film |
| JP2014165371A (ja) * | 2013-02-26 | 2014-09-08 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法及び半導体装置 |
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