KR100307559B1 - 반도체소자의 트랜지스터 형성방법 - Google Patents
반도체소자의 트랜지스터 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 소자분리막, 엔웰 ( n-well ) 과 피웰 ( p-well ) 이 형성된 반도체기판 상부에 게이트전극을 형성하고 반도체기판에 저농도의 불순물 접합영역을 형성한 다음, 전표면상에 확산방지막을 형성하고, 엔웰마스크를 이용하여 엔웰 상부의 게이트전극 측벽에 확산 방지막 스페이서를 형성한 다음, 전표면에 비.에스.지. ( boro silicate glass, 이하에서 BSG 라 함 ) 절연막을 증착하고 이를 이방성식각하여 피웰과 엔웰에 BSG 절연막 스페이서와 확산방지막 스페이서가 구비된 게이트전극을 형성하고 피웰마스크를 이용하여 반도체기판에 고농도의 엔형 불순물이 주입된 엔형 소오스/드레인 접합영역을 형성하고 열처리공정으로 엔웰 상부의 BSG 절연막 스페이서의 불순물을 엔웰로 확산시켜 피형 소오스/드레인 접합영역을 형성함으로써 고집적화된 반도체소자에 적합한 얕은 불순물 접합영역을 갖질 수 있어 피모스 ( PMOS ) 에서의 숏채널효과 ( short channel effect ) 와 펀치쓰루우 ( punchthrough ) 등의 특성을 향상시킬 수 있는 트랜지스터를 형성하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 특히 하나의 반도체기판에 PMOS 와 NMOS 가 구비되는 상보형 모스 ( complementary metal oxide semiconductor, 이하에서 CMOS 라 함 ) 소자의 고집적화를 가능하게 하고 그에 따른 소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도로서, CMOS 형성공정을 도시한 것이다.
먼저, 활성영역을 정의하는 소자분리막(45)을 반도체기판(100)에 형성한다. 그리고, 엔웰 마스크(도시안됨)를 이용하는 엔웰 이온주입공정과, 피-채널 펀치 스톱 이온주입공정과, 인터 엔웰 이온주입공정과, 피-채널 필드 스톱 이온주입공정을 실시하여 엔웰(43)을 형성한다.
그리고, 피웰 마스크(도시안됨)를 이용하는 피웰 이온주입공정과, 인터 피웰이온주입공정과, 엔-채널 필드 스톱 이온주입공정과, 엔-채널 문턱전압 조절용 이온주입공정으로 피웰(41)을 형성한다.
그리고, 상기 반도체기판(100) 상부에 게이트산화막(47)과 게이트전극용 도전체(49)의 적층구조로 게이트전극을 형성한다.
그리고, 상기 게이트전극을 마스크로하여 상기 반도체기판(100)의 엔웰(53)과 피웰(51)에 저농도의 불순물 접합영역(51)을 형성한다. 이때, 상기 저농도의 불순물은 P31 이온을 주입한다. (도 1a)
그 다음, 전체표면상부에 산화막(52)을 일정두께 형성하고 이를 이방성식각하여 상기 게이트전극 측벽에 산화막(52) 스페이서를 형성한다.
그리고, 상기 엔웰(43) 상부에 제1감광막패턴(53)을 형성하고, 상기 제1감광막패턴(53)을 마스크로하여 상기 피웰(41)에 엔형 불순물인 As35 이온을 고농도로 주입함으로써 고농도의 불순물 접합영역인 엔형의 소오스/드레인 접합영역(55)을 형성한다. (도 1b)
그리고, 상기 제1감광막패턴(53)을 제거하고 상기 반도체기판(100) 상부에 엔웰 마스크(도시안됨)를 이용한 노광 및 현상공정으로 제2감광막패턴(57)을 형성한 다음, 이를 마스크로하여 상기 엔웰(43)에 피형 불순물인 BF2불순물을 이온주입하여 고농도의 불순물 접합영역인 피형의 소오스/드레인 접합영역(59)을 형성한다.
이때, 상기 엔웰(43)에 형성된 피형의 소오스/드레인 접합영역(59)은 상기 피웰(41)에 형성된 엔형의 소오스/드레인 접합영역(55)에 비하여 깊은 깊이로 형성된다. (도 1c)
후속공정으로 상기 제2감광막패턴(59)을 마스크로하고 후속공정을 실시하여 반도체소자를 형성한다.
상기한 바와같이 종래기술에 따른 반도체소자의 트랜지스터 형성방법은, 엔웰과 피웰에 형성되는 고농도의 불순물 접합영역 깊이가 다르게 되어, 다시말하면 엔웰 상에 형성되는 피형 소오스/드레인 접합영역이 피웰 상에 형성되는 엔형 소오스/드레인 접합영역보다 깊게 형성되어 숏채널효과 ( short channel effect ) 및 펀치쓰루우 ( punch-through ) 등의 현상이 유발디는 문제점이 있다. 그리고, 엔웰 상에 형성되는 소오스/드레인 접합영역이 고집적화된 반도체소자에서 요구되는 얕은 접합을 형성하기가 어려워 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기위하여, 열처리공정을 통한 확산공정인 고상확산공정으로 소오스/드레인 접합영역을 형성하여 반도체소자의 고집적화에 적합한 얕은 접합을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 2a 내지 도 2g 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11,41 : 피웰 ( P-well ) 13,43 : 엔웰 ( N-well )
15,45 : 소자분리막 17,47 : 게이트산화막
19,49 : 게이트전극용 도전체
21,51 : 저농도의 불순물 접합영역, LDD 불순물 접합영역
23 : 확산방지막 25,53 : 제1제1감광막패턴
27 : BSG 절연막 29,57 : 제2감광막패턴
31,55 : 엔형 소오스/드레인 접합영역, 고농도의 엔형 불순물 접합영역
33,59 : 피형 소오스/드레인 접합영역, 고농도의 피형 불순물 접합영역
29 : LDD 불순물 접합영역 31 : 제2감광막패턴
32 : 피형 소오스/드레인 접합영역 33 : 포켓 임플란트 영역
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
반도체기판에 소자분리막, 피웰 및 엔웰을 형성하는 공정과,
상기 반도체기판 상부에 게이트절연막과 고농도의 엔형이 도프된 게이트전극용 도전체의 적층구조로 게이트전극을 형성하는 공정과,
상기 반도체기판 상부 구조물을 마스크로하여 상기 반도체기판에 저농도의 엔형 불순물 접합영역을 형성하는 공정과,
전체표면상부에 확산방지막을 형성하는 공정과,
상기 게이트전극을 포함하는 전체표면상부에 엔웰마스크를 이용하여 제1감광막패턴을 형성하는 공정과,
상기 제1감광막패턴을 마스크로하여 상기 엔웰 상부의 확산방지막을 이방성식각하여 엔웰 상부의 게이트전극 측벽에 확산방지막 스페이서를 형성하는 공정과,
상기 제1감광막패턴을 제거하고 상기 게이트전극 측벽에 BSG 절연막 스페이서를 형성하되, 상기 피웰의 BSG 절연막 스페이서와 반도체기판 사이에 확산방지막이 구비되는 공정과,
상기 엔웰 상부에 피웰 마스크를 이용하여 제2감광막패턴을 형성하고 이를 마스크로하여 상기 피웰에 고농도의 불순물 이온주입함으로써 NMOS 의 엔형 소오스/드레인 접합영역을 형성하는 공정과,
상기 반도체기판을 급속열처리하여 상기 엔웰 상부의 BSG 절연막 스페이서의 불순물을 반도체기판으로 확산시킴으로써 PMOS 의 피형 소오스/드레인 접합영역을 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2g 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
먼저, 반도체기판의 활성영역을 정의하는 소자분리막(15)을 형성한다. 그리고, 엔웰 마스크(도시안됨)를 이용하는 엔웰 이온주입공정과, 피-채널 펀치 스톱 이온주입공정과, 인터 엔웰 이온주입공정과, 피-채널 필드 스톱 이온주입공정을 실시하여 엔웰(13)을 형성한다. 이때, 상기 피-채널 펀치 스톱 이온주입공정은 P31 이온을 2 ∼ 3 E12 의 도즈량을 50 ∼ 100 KeV 의 에너지로 주입하여 실시한 것이다.
그리고, 피웰 마스크(도시안됨)를 이용하는 피웰 이온주입공정과, 인터 피웰이온주입공정과, 엔-채널 필드 스톱 이온주입공정과, 엔-채널 문턱전압 조절용 이온주입공정으로 피웰(11)을 형성한다.
그리고, 상기 반도체기판 상부에 게이트산화막(17)과 게이트전극용 도전체(19)의 적층구조로 게이트전극을 형성한다. 이때, 상기 게이트전극용 도전체(19)는 고농도의 엔형 불순물이 도핑된 다결정실리콘, 폴리사이드 또는 실리사이드 등으로 형성한다.
그리고, 상기 게이트전극을 마스크로하여 상기 반도체기판의 엔웰(13)과 피웰(11)에 저농도의 엔형 불순물 접합영역(21)을 형성한다. 이때, 상기 저농도의 불순물은 P31 이온을 사용한다. (도 2a)
그 다음에, 전체표면상부에 확산방지막(23)을 100 ∼ 1000 Å 두께 형성한다.
이때, 상기 확산방지막(23)은 산화막이나 질화막 계열의 절연막으로 형성한다. 여기서, 상기 산화막이나 질화막 계열의 절연막은 실리콘질화막, 실리콘산화막, 중온산화막, 실리콘산화질화막, 실리콘-리치 산화막 등이 사용된다. 그리고, 상기 산화막이나 질화막 계열의 절연막은 화학기상증착, 물리기상증착 및 열산화공정으로 형성할 수 있다.
그 다음에, 상기 피웰(11) 상부에 엔웰마스크(도시안됨)를 이용한 노광 및 현상공정으로 제1감광막패턴(25)을 형성한다. (도 2b)
그리고, 상기 제1감광막패턴(25)을 마스크로하여 상기 확산방지막(23)을 이방성식각함으로써 상기 엔웰(13) 상부의 게이트전극 측벽에 확산방지막(23)으로 스페이서를 형성한다.
그리고, 상기 제1감광막패턴(25)을 제거한다. (도 2c)
그 다음, 전체표면상부에 BSG 절연막(27)을 일정두께 형성한다.
이때, 상기 BSG 절연막(27)은 500 ∼ 2000 Å 두께로 형성한다. 그리고, 상기 BSG 절연막(27)은 보론의 함유량이 3 ∼ 15 wt% 정도로 하여 형성한다. (도 2d)
그 다음에, 상기 BSG 절연막(27)을 이방성식각하여 상기 게이트전극 측벽에 BSG 절연막(27) 스페이서를 형성한다. (도 2e)
그리고, 엔웰(13) 상부에 피웰 마스크(도시안됨)를 이용한 노광 및 현상공정으로 제2감광막패턴(29)을 형성하고 이를 마스크로하여 상기 반도체기판의 피웰(11)에 고농도의 불순물을 이온주입하여 엔형 소오스/드레인 접합영역(31)을 형성한다.
이때, 상기 엔형 소오스/드레인 접합영역(31)은 As 이온 3 ∼ 5 E15 의 도즈량을 20 ∼ 25 KeV 의 에너지로 주입하여 형성한다. (도 2f)
그 다음에, 상기 제2감광막패턴(29)을 제거하고 상기 반도체기판을 급속열처리하여 상기 엔웰(13) 상부 게이트전극의 측벽에 형성된 BSG 절연막(27) 스페이서의 불순물을 엔웰(13)로 확산시킴으로써 고농도의 피형 소오스/드레인 접합영역(33)을 형성한다. 여기서, 상기 급속열처리공정은 진공분위기나 질소, 산소, 암모니아 또는 수소 가스 분위기, 900 ∼ 1100 ℃ 온도에서 10 ∼ 30 초 동안 실시하는 것이다.
이때, 상기 피웰(11) 상부에 형성된 게이트전극 측벽의 BSG 절연막(27) 스페이서는 반도체기판과의 계면에 확산방지막이 구비되어 고상확산이 일어나지않고, 상기 열처리공정시 BSG 절연막(27) 스페이서와 반도체기판의 계면에 확산방지막이 구비되지않은 엔웰(13)에서만 고상확산이 일어난다. (도 2g)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 고상확산을 이용하여 엔웰에 형성되는 PMOS 트랜지스터의 소오스/드레인 접합영역을 얕게 형성함으로써 숏채널효과, 펀치쓰루우 등의 특성을 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 효과가 있다.
Claims (9)
- 반도체기판에 소자분리막, 피웰 및 엔웰을 형성하는 공정과,상기 반도체기판 상부에 게이트절연막과 고농도의 엔형이 도프된 게이트전극용 도전체의 적층구조로 게이트전극을 형성하는 공정과,상기 반도체기판 상부 구조물을 마스크로하여 상기 반도체기판에 저농도의 엔형 불순물 접합영역을 형성하는 공정과,전체표면상부에 확산방지막을 형성하는 공정과,상기 게이트전극을 포함하는 전체표면상부에 엔웰마스크를 이용하여 제1감광막패턴을 형성하는 공정과,상기 제1감광막패턴을 마스크로하여 상기 엔웰 상부의 확산방지막을 이방성식각하여 엔웰 상부의 게이트전극 측벽에 확산방지막 스페이서를 형성하는 공정과,상기 제1감광막패턴을 제거하고 상기 게이트전극 측벽에 BSG 절연막 스페이서를 형성하되, 상기 피웰의 BSG 절연막 스페이서와 반도체기판 사이에 확산방지막이 구비되는 공정과,상기 엔웰 상부에 피웰 마스크를 이용하여 제2감광막패턴을 형성하고 이를 마스크로하여 상기 피웰에 고농도의 불순물 이온주입함으로써 NMOS 의 엔형 소오스/드레인 접합영역을 형성하는 공정과,상기 반도체기판을 급속열처리하여 상기 엔웰 상부의 BSG 절연막 스페이서의 불순물을 반도체기판으로 확산시킴으로써 PMOS 의 피형 소오스/드레인 접합영역을 형성하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 저농도의 불순물 접합영역은 P31 이온으로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 확산방지막은 100 ∼ 1000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 확산방지막은 실리콘질화막, 실리콘산화막, 중온산화막, 실리콘산화질화막, 실리콘-리치 산화막 등과 같이 산화막이나 질화막 계열의 절연막으로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 BSG 절연막은 500 ∼ 2000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 BSG 절연막은 보론의 함유량이 3 ∼ 15 wt% 인 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 엔형 소오스/드레인 접합영역은 As 이온 3 ∼ 5 E15 의 도즈량을 20 ∼ 25 KeV 의 에너지로 주입하여 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 급속열처리공정은 진공분위기, 900 ∼ 1100 ℃ 온도에서 10 ∼ 30 초 동안 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 급속열처리공정은 질소, 산소, 암모니아 또는 수소 가스 분위기, 900 ∼ 1100 ℃ 온도에서 10 ∼ 30 초 동안 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101033411B1 (ko) * | 2008-09-18 | 2011-05-11 | 주식회사 동부하이텍 | 반도체 소자 및 반도체 소자의 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254866A (en) * | 1990-04-03 | 1993-10-19 | Mitsubishi Denki Kabushiki Kaisha | LDD CMOS with wider oxide sidewall on PMOS than NMOS |
| JPH06140590A (ja) * | 1992-10-28 | 1994-05-20 | Nec Corp | 半導体装置の製造方法 |
| JPH09205151A (ja) * | 1996-01-26 | 1997-08-05 | Sony Corp | 相補型半導体装置の製造方法 |
| US5696012A (en) * | 1995-12-29 | 1997-12-09 | Lg Semicon Co., Ltd. | Fabrication method of semiconductor memory device containing CMOS transistors |
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1998
- 1998-12-30 KR KR1019980061989A patent/KR100307559B1/ko not_active IP Right Cessation
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