KR101033411B1 - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

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Abstract

실시예에 따른 반도체 소자의 제조 방법은 반도체 기판에 NMOS 영역과 PMOS 영역을 정의하는 소자분리영역이 형성되고, 상기 NOMS 영역과 상기 PMOS 영역에 각각 게이트 절연막 및 게이트가 형성되는 단계; 상기 게이트를 포함한 상기 반도체 기판 위에 1차 게이트 스페이서층이 형성되고, 상기 게이트 양측의 상기 반도체 기판에 LDD 영역이 형성되는 단계; 상기 1차 게이트 스페이서층을 식각하여 상기 게이트 양측에 1차 게이트 스페이서가 형성되는 단계; 상기 게이트, 상기 1차 게이트 스페이서를 포함한 상기 반도체 기판 위에 2차 게이트 스페이서층이 형성되고, 상기 PMOS 영역의 상기 게이트 양측에 소스/드레인 영역이 형성되는 단계; 및 상기 2차 게이트 스페이서층을 식각하여 상기 게이트 양측에 2차 게이트 스페이서가 형성되고, 상기 NMOS 영역의 상기 게이트 양측에 소스/드레인 영역이 형성되는 단계를 포함한다.
실시예에 의하면, 이중 구조의 게이트 스페이서를 이용하여 LDD 영역 및 소스/드레인 영역을 형성함으로써 게이트 오버랩에 의한 기생 커패시턴스의 영향, 울트라 셸로우 정션의 영향을 최소화할 수 있다.
반도체 소자, SCE, 누설 전류, 기생 커패시턴스, LDD 영역의 오버랩

Description

반도체 소자 및 반도체 소자의 제조 방법{Semiconductor device and manufacturing method of semiconductor device}
실시예는 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다.
도 1 내지 도 3은 대칭형 반도체 소자의 제조 과정을 도시한 도면이다.
도 1을 참조하면, 반도체 기판(10) 위에 STI(Shallow Trench Isolation) 기술을 이용하여 소자분리영역(11)을 형성하고, 절연층(12), 폴리실리콘층(13)을 적층한다. 상기 소자분리영역(11)을 기준으로 하여 일측의 반도체 기판(10) 영역은 NMOS(N-type Metal Oxide Semiconductor)가 형성될 영역이고, 타측의 반도체 기판(10) 영역은 PMOS(P-type MOS)가 형성될 영역이다.
상기 절연층, 폴리실리콘층을 패터닝하여 도 2에 도시된 것과 같이, NMOS 영역과 PMOS 영역에 각각 게이트 절연막(12a, 12b), 게이트 전극(13a, 13b)을 형성하고, 이온주입공정을 통하여 대칭형 LDD(Low Doped Drain) 영역(14a, 14b)을 형성한다.
이후, 도 3에 도시된 것처럼, 게이트 전극(13a, 13b) 측벽에 스페이서(16a, 16b)를 형성하고, 이온주입공정을 처리하여 NMOS 영역과 PMOS 영역에 각각 소스/드 레인 영역(15a, 15b)을 형성한다.
그러나, 이와 같은 대칭형(symmetric) 반도체 소자의 구조에 의하면 다음과 같은 문제점이 있다.
첫째, 게이트 양측의 크기가 같은 대칭형 LDD 구조는 서브-스레쉬홀드(sub-threshold)의 특성 저하를 유발하고, 이로 인하여 포화 상태에서의 구동 전류가 낮아진다.
둘째, 서브-스레쉬홀드 전류가 발생되는 역(inversion) 모드에 있어서, 소스 영역의 LDD 영역은 소자의 스윙 특성을 저하시키고, 게이트와 LDD 영역의 중첩된 부분에 기생하는 커패시턴스는 소자의 동작 속도를 느리게 하는 요인이 된다.
가령, 대칭형 반도체 소자를 이용하여 플립-플롭 회로를 구성하는 경우, 구동전류 및 커패시턴스의 영향으로 인하여 스윙 특성 그래프의 모서리 부분이 수직구조를 이루지 못하고 포물선 형태를 이루며, 딜레이 타임(propagation delay time)이 발생된다.
상기 딜레이 타임은 커패시턴스에 비례하고, 각 MOS 영역의 구동 전류량에 반비례하므로, 대칭형 반도체 소자의 경우 딜레이 타임을 줄이는데 한계가 있다.
셋째, 활성 영역의 접합 깊이(junction depth)는 게이트 전극의 미세 선폭 및 유효 채널 길이를 제어하는데 중요한 인자이며, 따라서 중이온(heavy ion)인 In/Sb 임플란트 및 LSA(Laser Spike Anneal) 공정을 통하여 접합 깊이를 조정한다. 또한, SiGe 자가 정렬 성장(self aligned epitaxial growth) 방식으로 정션을 형성함으로써 구동전류를 증가시키는 방법이 있다.
그러나, 이러한 방법을 통하여 접합 깊이를 조정한다고 하여도, 여전히 GIDL(Gate Induced Drain Leakage) 및 DIBL(Drain Induced Barrier Lowering)와 같은 SCE(Short Channel Effect), RSCE(Reverse Short Channel Effect), 기생 커패시턴스의 문제는 여전히 발생된다.
또한, 고집적화된 반도체 소자의 사이즈에 비하여 구동 전압은 상대적으로 높으므로, 소스에서 주입된 전자가 드레인의 전위 변동(potential gradient) 상태로 인하여 심하게 가속되고, 드레인 근처에서 HCI(Hot Carrier Instability) 현상이 발생되며, 문턱전압 조절이 매우 어려워진다.
실시예는 서브-스레쉬홀드(sub-threshold)의 특성 저하 및 포화 상태에서의 구동 전류가 낮아지는 현상을 방지하는 반도체 소자 및 반도체 소자의 제조 방법을 제공한다.
실시예는 서브-스레쉬홀드 전류가 발생되는 역(inversion) 모드에 있어서, 소자의 스윙 특성이 저하되는 현상, 게이트와 LDD 영역의 중첩된 부분에 기생하는 커패시턴스의 발생을 억제할 수 있는 구조의 반도체 소자 및 반도체 소자의 제조 방법을 제공한다.
실시예는 SCE(Short Channel Effect), RSCE(Reverse Short Channel Effect), HCI(Hot Carrier Instability) 현상의 발생을 최소화하고, 문턱전압의 조절이 용이한 반도체 소자 및 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자는 NMOS 영역과 PMOS 영역을 정의하도록 반도체 기판에 형성된 소자분리영역; 상기 NOMS 영역과 상기 PMOS 영역에 각각 형성된 게이트 절연막 및 게이트; 상기 게이트 양측에 형성된 1차 게이트 스페이서; 상기 게이트의 양측과 상기 1차 게이트 스페이서 밑의 반도체 기판에 형성된 LDD 영역; 상기 1차 게이트 스페이서 양측에 형성된 2차 게이트 스페이서; 상기 PMOS 영역의 상기 게이트의 양측과 상기 2차 게이트 스페이서 밑의 반도체 기판에 형성된 PMOS 영역의 소스/드레인 영역; 및 상기 NMOS 영역의 상기 게이트의 양측과 상기 2차 게이 트 스페이서 밑의 반도체 기판에 형성되고, 상기 PMOS 영역의 소스/드레인 영역보다 깊게 형성된 상기 NMOS 영역의 소스/드레인 영역을 포함한다.
실시예에 따른 반도체 소자의 제조 방법은 반도체 기판에 NMOS 영역과 PMOS 영역을 정의하는 소자분리영역이 형성되고, 상기 NOMS 영역과 상기 PMOS 영역에 각각 게이트 절연막 및 게이트가 형성되는 단계; 상기 게이트를 포함한 상기 반도체 기판 위에 1차 게이트 스페이서층이 형성되고, 상기 게이트 양측의 상기 반도체 기판에 LDD 영역이 형성되는 단계; 상기 1차 게이트 스페이서층을 식각하여 상기 게이트 양측에 1차 게이트 스페이서가 형성되는 단계; 상기 게이트, 상기 1차 게이트 스페이서를 포함한 상기 반도체 기판 위에 2차 게이트 스페이서층이 형성되고, 상기 PMOS 영역의 상기 게이트 양측에 소스/드레인 영역이 형성되는 단계; 및 상기 2차 게이트 스페이서층을 식각하여 상기 게이트 양측에 2차 게이트 스페이서가 형성되고, 상기 NMOS 영역의 상기 게이트 양측에 소스/드레인 영역이 형성되는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 이중 구조의 게이트 스페이서를 이용하여 LDD 영역 및 소스/드레인 영역을 형성함으로써 게이트 오버랩에 의한 기생 커패시턴스의 영향, 울트라 셸로우 정션(ultra shallow junction)의 영향을 최소화할 수 있다.
둘째, 1차 게이트 스페이서를 통하여 LDD 영역 및 포켓 영역을 형성하고, 유효 채널 길이를 효과적으로 제어할 수 있으므로, 반도체 소자의 동작 속도를 증가 시키고 동작 신뢰성을 확보할 수 있다.
셋째, 2차 게이트 스페이서를 통하여 PMOS 영역에 선택적으로 셸로우 정션 구조를 구현할 수 있다. 따라서, TED(Transient boron Enhanced Diffusion) 현상으로 인한 SCE 및 액티브 영역에서의 누설 전류의 문제를 개선할 수 있다.
넷째, 기존의 중이온(heavy ion)을 이용한 임플란트 공정, 스트레인 Si(strained Si) 구조를 위한 자가 정렬 SiGe 에피텍셜 성장 공정에 비하여 공정을 단순화할 수 있고, 생산 비용을 절감할 수 있는 효과가 있다.
첨부된 도면을 참조하여 실시예에 따른 반도체 소자 및 반도체 소자의 제조 방법에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 4는 실시예에 따른 폴리실리콘층(115)이 형성된 후의 반도체 소자의 형태 를 도시한 측단면도이다.
실리콘과 같은 재질의 반도체 기판(100)에 트렌치를 형성하고 트렌치 내부에 절연막을 매립하여 소자분리영역(105)을 형성한다.
상기 소자분리영역(105)을 기준으로 일측의 반도체 기판(100)은 NMOS가 형성될 영역이고, 타측의 반도체 기판(100)은 PMOS가 형성될 영역이다.
NMOS 및 PMOS의 반도체 기판(100) 영역에 각각 웰영역(도시되지 않음)을 형성하고, 상기 반도체 기판(100) 위에 순서대로 절연층(110)과 폴리실리콘층(115)을 형성한다.
가령, 상기 절연층(110)은 SiO2, NO 등의 재질로 이루어질 수 있다.
도 5는 실시예에 따른 LDD 영역(125)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
포토레지스트층의 도포, 노광 및 현상 공정을 통하여 게이트 영역을 정의하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 이용하여 상기 절연층(110)과 상기 폴리실리콘층(115)을 식각한다.
따라서, 도 5에 도시된 것과 같은 게이트 절연막(110a)과 게이트(115a)가 형성된다.
이후, 상기 게이트 절연막(110a), 상기 게이트(115a)를 포함하는 상기 반도체 기판(100) 전체 영역에 1차 게이트 스페이서층(120)을 형성한다.
상기 1차 게이트 스페이서층(120)은 SiN을 이용하고, LP-CVD(Low Pressure-Chemical Vapor Deposition) 방식을 통하여 약 150Å 내지 200Å의 두께 로 형성될 수 있다.
상기 1차 게이트 스페이서층(120)이 형성되면 이온주입공정을 실시하여 LDD 영역(125)과 포켓 영역(도시되지 않았으나, 게이트(115a) 밑부분의 LDD 영역(125) 끝단부에 형성될 수 있음)을 형성한다.
실시예에 의하면, 1회의 이온주입공정을 통하여 상기 LDD 영역(125)과 포켓 영역을 동시에 형성한다.
예를 들어, NMOS 영역의 경우 LDD 영역(125)의 형성을 위하여 As, Sb 등의 이온이 주입되고, 포켓 영역의 형성을 위하여 BF2, In 등의 이온이 주입될 수 있다.
또한, PMOS 영역의 경우 LDD 영역(125)의 형성을 위하여 B, In 등의 이온이 주입되고, 포켓 영역의 형성을 위하여 As, Sb 등의 이온이 주입될 수 있다.
이때, 상기 1차 게이트 스페이서층(120)의 영향으로 인하여 상기 LDD 영역(125)은 얇게 형성될 수 있으며(shallow type), SCE를 방지하는 효과를 볼 수 있다.
즉, 상기 1차 게이트 스페이서층(120)을 통하여 상기 LDD 영역(125)의 깊이를 제어할 수 있으므로 유효 채널의 길이를 최적화할 수 있고, 소자의 동작속도를 안정적으로 유지할 수 있다.
또한, 상기 게이트(115) 측면의 상기 1차 게이트 스페이서층(120)이 상기 LDD 영역(125)이 상기 게이트(115a) 측으로 오버랩되는 현상을 억제하므로 기생 커패시턴스에 의한 동작속도의 저하를 막을 수 있다.
도 6은 실시예에 따른 PMOS 영역에 소스/드레인 영역(140)이 형성된 후의 반 도체 소자의 형태를 도시한 측단면도이다.
상기 LDD 영역(125)이 형성된 후, 상기 1차 게이트 스페이서층(120)에 대한 식각 공정을 처리하여 1차 게이트 스페이서(120a)를 형성한다.
상기 1차 게이트 스페이서(120a)는 블랑킷(blanket) 식각 공정을 통하여 형성될 수 있으며, 이때 상기 1차 게이트 스페이서층(120)은 자가 정렬(self align)되어 도 6에 도시된 것처럼 상기 게이트(115a) 양측에만 잔존된다.
이후, 상기 게이트(115a), 상기 1차 게이트 스페이서(120a)를 포함하는 상기 반도체 기판(100) 전체 영역에 2차 게이트 스페이서층(130)을 형성한다.
상기 2차 게이트 스페이서층(130)은 SiN을 이용하고, LP-CVD(Low Pressure-Chemical Vapor Deposition) 방식을 통하여 약 400Å 내지 600Å의 두께로 형성될 수 있다.
상기 2차 게이트 스페이서층(130)은 상기 1차 게이트 스페이서층(120)의 약 2배 내지 4배의 두께로 형성될 수 있다.
상기 2차 게이트 스페이서층(130)이 형성되면 포토리소그라피 공정을 통하여 NMOS 영역만을 덮는 포토레지스트 패턴(A)을 형성하고, B, In 등의 이온주입공정을 진행하여 PMOS 영역에 소스/드레인 영역(140)을 형성한다.
이때, 상기 2차 게이트 스페이서층(130)이 주입되는 이온의 일부를 차단함으로써 PMOS 영역의 소스/드레인 영역(140)을 얇게 형성할 수 있다.
따라서, 보론과 같은 이온을 이용하는 경우 발생되는 TED(Transient boron Enhanced Diffusion) 현상, 이로부터 기인되는 SCE 및 게이트/정션의 누설 전류 문 제를 개선할 수 있다.
도 7은 실시예에 따른 NMOS 영역에 소스/드레인 영역(150)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
PMOS 영역에 소스/드레인 영역(140)이 형성되면 NMOS 영역의 포토레지스트 패턴을 제거하고, 상기 2차 게이트 스페이서층(130)에 대한 식각 공정을 처리하여 2차 게이트 스페이서(130a)를 형성한다.
상기 2차 게이트 스페이서(130a)는 상기 1차 게이트 스페이서(120a)와 유사하게 블랑킷 식각 공정을 통하여 형성될 수 있으며, 이때 상기 2차 게이트 스페이층(130)은 자가 정렬되어 도 7에 도시된 것처럼 상기 게이트(115a) 양측에만 잔존된다.
상기 2차 게이트 스페이서(130a)가 형성되면 포토리소그라피 공정을 통하여 PMOS 영역만을 덮는 포토레지스트 패턴(B)을 형성하고, As, Sb 등의 이온주입공정을 진행하여 NMOS 영역에 소스/드레인 영역(150)을 형성한다.
이때, PMOS 영역의 소스/드레인 영역(140)을 형성할 때와 달리 상기 2차 게이트 스페이서층(130)이 상기 2차 게이트 스페이서(130a)의 형태를 갖춘 후이므로, NMOS 영역의 소스/드레인 영역(150)은 PMOS 영역의 소스/드레인 영역(140) 보다 깊게 형성될 수 있다.
이후, PMOS 영역에 형성된 상기 포토레지스트 패턴(B)을 제거하고, LSA(Laser Spike Anneal)와 같은 열처리 공정을 진행하여 액티브 정션(junction) 영역을 활성화한다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 3은 대칭형 반도체 소자의 제조 과정을 도시한 도면.
도 4는 실시예에 따른 폴리실리콘층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 5는 실시예에 따른 LDD 영역이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 6은 실시예에 따른 PMOS 영역에 소스/드레인 영역이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 7은 실시예에 따른 NMOS 영역에 소스/드레인 영역이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.

Claims (18)

  1. 반도체 기판에 NMOS 영역과 PMOS 영역을 정의하는 소자분리영역이 형성되고, 상기 NMOS 영역과 상기 PMOS 영역에 각각 게이트 절연막 및 게이트가 형성되는 단계;
    상기 게이트를 포함한 상기 반도체 기판 위에 1차 게이트 스페이서층이 형성되고, 상기 게이트 양측의 상기 반도체 기판에 LDD 영역이 형성되는 단계;
    상기 1차 게이트 스페이서층을 식각하여 상기 게이트 양측에 1차 게이트 스페이서가 형성되는 단계;
    상기 게이트, 상기 1차 게이트 스페이서를 포함한 상기 반도체 기판 위에 2차 게이트 스페이서층이 형성되고, 상기 PMOS 영역의 상기 게이트 양측에 소스/드레인 영역이 형성되는 단계; 및
    상기 2차 게이트 스페이서층을 식각하여 상기 게이트 양측에 2차 게이트 스페이서가 형성되고, 상기 NMOS 영역의 상기 게이트 양측에 소스/드레인 영역이 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 1차 게이트 스페이서층, 상기 2차 게이트 스페이서층 중 하나 이상의 층은 SiN을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 LDD 영역이 형성되는 단계는
    포켓 영역이 형성되는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서, 상기 LDD 영역과 상기 포켓 영역은
    단일 이온주입공정을 통하여 함께 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 LDD 영역은
    상기 NMOS 영역의 경우 As, Sb 중 하나 이상을 포함하는 이온이 주입되어 형성되고, 상기 PMOS 영역의 경우 B, In 중 하나 이상을 포함하는 이온이 주입되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제3항에 있어서, 상기 포켓 영역은
    상기 NMOS 영역의 경우 BF2, In 중 하나 이상을 포함하는 이온이 주입되어 형성되고, 상기 PMOS 영역의 경우 As, Sb 중 하나 이상을 포함하는 이온이 주입되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 1차 게이트 스페이서, 상기 2차 게이트 스페이서 중 하나 이상은 블랑 킷 식각 공정을 통하여 자가 정렬 방식으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 2차 게이트 스페이서층은
    상기 1차 게이트 스페이서층의 2배 내지 4배의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서, 상기 PMOS 영역의 소스/드레인 영역이 형성되는 단계는
    상기 반도체 기판 위에 상기 2차 게이트 스페이서층이 형성되는 단계;
    상기 NMOS 영역만을 덮도록 하여 상기 반도체 기판 위에 포토레지스트 패턴이 형성되는 단계;
    상기 포토레지스트 패턴을 마스크로 하여 이온주입공정을 진행함으로써 상기 PMOS 영역의 소스/드레인 영역이 형성되는 단계; 및
    상기 포토레지스트 패턴이 제거되는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서, 상기 PMOS 영역의 소스/드레인 영역은
    B, In 중 하나 이상의 이온이 주입되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제1항에 있어서, 상기 NMOS 영역의 소스/드레인 영역이 형성되는 단계는
    상기 2차 게이트 스페이서가 형성되는 단계;
    상기 PMOS 영역만을 덮도록 하여 상기 반도체 기판 위에 포토레지스트 패턴이 형성되는 단계;
    상기 포토레지스트 패턴을 마스크로 하여 이온주입공정을 진행함으로써 상기 NMOS 영역의 소스/드레인 영역이 형성되는 단계; 및
    상기 포토레지스트 패턴이 제거되는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제1항에 있어서, 상기 NMOS 영역의 소스/드레인 영역은
    As, Sb 중 하나 이상의 이온이 주입되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제1항에 있어서,
    상기 NMOS 영역의 소스/드레인 영역은 상기 PMOS 영역의 소스/드레인 영역보다 깊게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제1항에 있어서, 상기 NMOS 영역의 소스/드레인 영역이 형성된 후,
    스파이크 어닐 방식의 열처리 공정을 진행하여 액티브 정션(junction) 영역을 활성화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. NMOS 영역과 PMOS 영역을 정의하도록 반도체 기판에 형성된 소자분리영역;
    상기 NMOS 영역과 상기 PMOS 영역에 각각 형성된 게이트 절연막 및 게이트;
    상기 게이트 양측에 형성된 1차 게이트 스페이서;
    상기 게이트의 양측과 상기 1차 게이트 스페이서 밑의 반도체 기판에 형성된 LDD 영역;
    상기 1차 게이트 스페이서 양측에 형성된 2차 게이트 스페이서;
    상기 PMOS 영역의 상기 게이트의 양측과 상기 2차 게이트 스페이서 밑의 반도체 기판에 형성된 PMOS 영역의 소스/드레인 영역; 및
    상기 NMOS 영역의 상기 게이트의 양측과 상기 2차 게이트 스페이서 밑의 반도체 기판에 형성되고, 상기 PMOS 영역의 소스/드레인 영역보다 깊게 형성된 상기 NMOS 영역의 소스/드레인 영역을 포함하는 반도체 소자.
  16. 제15항에 있어서,
    상기 1차 게이트 스페이서층, 상기 2차 게이트 스페이서층 중 하나 이상의 층은 SiN을 포함하는 것을 특징으로 하는 반도체 소자.
  17. 제15항에 있어서,
    적어도 상기 LDD 영역의 일부를 포함하여 형성된 포켓 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제15항에 있어서, 상기 2차 게이트 스페이서는
    상기 1차 게이트 스페이서의 2배 내지 4배의 두께로 형성되는 것을 특징으로 하는 반도체 소자.
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