KR100997290B1 - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

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Abstract

실시예에 따른 반도체 소자의 제조 방법은 소자분리영역이 형성된 반도체 기판 위에 게이트 전극을 형성하는 단계; 제1 드레인 스페이서를 상기 게이트 전극 일측면에 형성하고, 소스 영역이 형성될 반도체 기판 및 상기 게이트 전극의 타측면에 제1 스페이서층을 형성하는 단계; 상기 제1 드레인 스페이서 옆의 노출된 상기 반도체 기판에 이온을 주입하고, 상기 소스 영역이 형성될 반도체 기판의 상기 제1 스페이서층을 투과하여 이온을 주입함으로써 비대칭형 LDD 영역을 형성하는 단계; 및 상기 제1 드레인 스페이서 옆에 제2 드레인 스페이서를 형성하고, 상기 소스 영역이 형성될 반도체 기판의 제1 스페이서층을 일부 제거하여 상기 제1 스페이서층의 나머지 부분이 제1 소스 스페이서를 이루도록 하며, 상기 제1 소스 스페이서 옆과 위에 제2 소스 스페이서를 형성하는 단계를 포함한다.
실시예에 의하면, 스페이서의 2중 구조를 통하여 LDD 영역의 프로파일을 정교하게 제어할 수 있고, 자가 정렬을 이용한 비대칭형 LDD 구조를 통하여 게이트 및 LDD 영역의 오버랩 현상을 억제할 수 있다.
반도체 소자, 자가 정렬, 스페이서, LDD, 오버랩, GIDL, DIBL

Description

반도체 소자 및 반도체 소자의 제조 방법{Semiconductor device and manufacturing method of semiconductor device}
실시예는 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다.
도 1 내지 도 3은 대칭형 반도체 소자의 제조 과정을 도시한 도면이다.
도 1을 참조하면, 반도체 기판(10) 위에 STI(Shallow Trench Isolation) 기술을 이용하여 소자분리영역(11)을 형성하고, 절연층(12), 폴리실리콘층(13)을 적층한다. 상기 소자분리영역(11)을 기준으로 하여 일측의 반도체 기판(10) 영역은 NMOS(N-type Metal Oxide Semiconductor)가 형성될 영역이고, 타측의 반도체 기판(10) 영역은 PMOS(P-type MOS)가 형성될 영역이다.
상기 절연층, 폴리실리콘층을 패터닝하여 도 2에 도시된 것과 같이, NMOS 영역과 PMOS 영역에 각각 게이트 절연막(12a, 12b), 게이트 전극(13a, 13b)을 형성하고, 이온주입공정을 통하여 대칭형 LDD(Low Doped Drain) 영역(14a, 14b)을 형성한다.
이후, 도 3에 도시된 것처럼, 게이트 전극(13a, 13b) 측벽에 스페이서(16a, 16b)를 형성하고, 이온주입공정을 처리하여 NMOS 영역과 PMOS 영역에 각각 소스/드 레인 영역(15a, 15b)을 형성한다.
그러나, 이와 같은 대칭형(symmetric) 반도체 소자의 구조에 의하면 다음과 같은 문제점이 있다.
첫째, 게이트 양측의 크기가 같은 대칭형 LDD 구조는 서브-스레쉬홀드(sub-threshold)의 특성 저하를 유발하고, 이로 인하여 포화 상태에서의 구동 전류가 낮아진다.
둘째, 서브-스레쉬홀드 전류가 발생되는 역(inversion) 모드에 있어서, 소스 영역의 LDD 영역은 소자의 스윙 특성을 저하시키고, 게이트와 LDD 영역의 중첩된 부분에 기생하는 커패시턴스는 소자의 동작 속도를 느리게 하는 요인이 된다.
가령, 대칭형 반도체 소자를 이용하여 플립-플롭 회로를 구성하는 경우, 구동전류 및 커패시턴스의 영향으로 인하여 스윙 특성 그래프의 모서리 부분이 수직구조를 이루지 못하고 포물선 형태를 이루며, 딜레이 타임(propagation delay time)이 발생된다.
상기 딜레이 타임은 커패시턴스에 비례하고, 각 MOS 영역의 구동 전류량에 반비례하므로, 대칭형 반도체 소자의 경우 딜레이 타임을 줄이는데 한계가 있다.
셋째, 활성 영역의 접합 깊이(junction depth)는 게이트 전극의 미세 선폭 및 유효 채널 길이를 제어하는데 중요한 인자이며, 따라서 중이온(heavy ion)인 In/Sb 임플란트 및 LSA(Laser Spike Anneal) 공정을 통하여 접합 깊이를 조정한다.
그러나, 이러한 방법을 통하여 접합 깊이를 조정한다고 하여도, 여전히 GIDL(Gate Induced Drain Leakage) 및 DIBL(Drain Induced Barrier Lowering)와 같 은 SCE(Short Channel Effect), RSCE(Reverse Short Channel Effect)가 발생된다.
또한, 고집적화된 반도체 소자의 사이즈에 비하여 구동 전압은 상대적으로 높으므로, 소스에서 주입된 전자가 드레인의 전위 변동(potential gradient) 상태로 인하여 심하게 가속되고, 드레인 근처에서 HCI(Hot Carrier Instability) 현상이 발생되며, 문턱전압 조절이 매우 어려워진다.
실시예는 LDD 영역을 포함하여 비대칭형 소스/드레인 구조를 가지는 반도체 소자를 구현함으로써 서브-스레쉬홀드(sub-threshold)의 특성 저하 및 포화 상태에서의 구동 전류가 낮아지는 현상을 방지하는 반도체 소자 및 반도체 소자의 제조 방법을 제공한다.
실시예는 서브-스레쉬홀드 전류가 발생되는 역(inversion) 모드에 있어서, 소자의 스윙 특성이 저하되는 현상, 게이트와 LDD 영역의 중첩된 부분에 기생하는 커패시턴스의 발생을 억제할 수 있는 구조의 반도체 소자 및 반도체 소자의 제조 방법을 제공한다.
실시예는 SCE(Short Channel Effect), RSCE(Reverse Short Channel Effect), HCI(Hot Carrier Instability) 현상의 발생을 최소화하고, 문턱전압의 조절이 용이한 반도체 소자 및 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자는 소자분리영역이 형성된 반도체 기판 위에 형성된 게이트 전극; 상기 게이트 전극의 일측면에 형성된 제1 드레인 스페이서; 상기 제1 드레인 스페이서의 옆에 형성된 제2 드레인 스페이서; 상기 게이트 전극의 타측면 및 소스 영역이 형성될 상기 반도체 기판 일부에 형성된 제1 소스 스페이서; 상기 제1 소스 스페이서의 옆과 위에 형성된 제2 소스 스페이서; 상기 제1 드레인 스페이서의 옆과, 상기 제1 소스 스페이서의 아래의 상기 반도체 기판에 형성된 LDD 영역을 포함하고, 상기 제1 소스 스페이서의 아래에 형성된 상기 LDD 영역은 상기 제1 드레인 스페이서의 옆에 형성된 상기 LDD 영역에 비하여 얇은 층으로 형성된 것을 특징으로 한다.
실시예에 따른 반도체 소자의 제조 방법은 소자분리영역이 형성된 반도체 기판 위에 게이트 전극을 형성하는 단계; 제1 드레인 스페이서를 상기 게이트 전극 일측면에 형성하고, 소스 영역이 형성될 반도체 기판 및 상기 게이트 전극의 타측면에 제1 스페이서층을 형성하는 단계; 상기 제1 드레인 스페이서 옆의 노출된 상기 반도체 기판에 이온을 주입하고, 상기 소스 영역이 형성될 반도체 기판의 상기 제1 스페이서층을 투과하여 이온을 주입함으로써 비대칭형 LDD 영역을 형성하는 단계; 및 상기 제1 드레인 스페이서 옆에 제2 드레인 스페이서를 형성하고, 상기 소스 영역이 형성될 반도체 기판의 제1 스페이서층을 일부 제거하여 상기 제1 스페이서층의 나머지 부분이 제1 소스 스페이서를 이루도록 하며, 상기 제1 소스 스페이서 옆과 위에 제2 소스 스페이서를 형성하는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 비대칭형 LDD 구조 및 스페이서의 비대칭형 2중 구조를 통하여 역모드에 있어서 반도체 소자의 서브-스레쉬홀드 특성을 극대화할 수 있고, 구동 전류의 흐름을 개선할 수 있다.
둘째, 스페이서의 2중 구조를 통하여 LDD 영역의 프로파일을 정교하게 제어할 수 있고, 자가 정렬을 이용한 비대칭형 LDD 구조를 통하여 게이트 및 LDD 영역 의 오버랩 현상을 억제할 수 있다. 따라서 반도체 소자의 스윙 특성을 향상시키고 딜레이 타임을 최소화할 수 있다.
셋째, GIDL 및 DIBL의 특성을 개선할 수 있고, 소자의 딜레이 타임을 최소화할 수 있으므로, 반도체 소자의 동작 속도를 증가시키고, 동작 신뢰성을 확보할 수 있는 효과가 있다.
첨부된 도면을 참조하여, 실시예에 따른 반도체 소자 및 반도체 소자의 제조 방법에 관하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 4는 실시예에 따른 폴리실리콘층(130)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
실리콘과 같은 재질의 반도체 기판(100)에 트렌치를 형성하고, 트렌치 내부 에 절연막을 매립하여 소자분리영역(110)을 형성한다.
상기 소자분리영역(110)을 기준으로 일측의 반도체 기판(100)은 NMOS가 형성될 영역이고, 타측의 반도체 기판(100)은 PMOS가 형성될 영역이다.
NMOS 및 PMOS의 반도체 기판(100) 영역에 각각 웰영역(도시되지 않음)을 형성하고, 상기 반도체 기판(100) 위에 절연층(120)과 폴리실리콘층(130)을 형성한다. 상기 절연층(120)은 SiO2, NO 등의 재질로 이루어질 수 있다.
이어서, 상기 NMOS 영역의 폴리실리콘층(130)에 As, Sb 등과 같은 이온을 주입하고, 상기 PMOS 영역의 폴리실리콘층(130)에 B, In 등과 같은 이온을 주입하여 상기 폴리실리콘층(130)을 도핑시킨다.
도 5는 실시예에 따른 하드마스크층(140)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
상기 폴리실리콘층(130)이 형성되면, 그 위에 하드마스크층(140)을 형성한다. 상기 하드마스크층(140)은 이후 식각 공정이 처리되는 경우 게이트 전극을 이루는 상기 폴리실리콘층(130)이 식각되는 것을 방지한다.
도 6은 실시예에 따른 제2 포토레지스트 패턴(155)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
상기 하드마스크층(140) 위에 NMOS의 게이트 전극 영역 및 PMOS의 게이트 전극 영역을 정의하는 제1 포토레지스트 패턴(도시되지 않음)을 형성하고, 식각 공정을 처리하여 상기 절연층(120), 상기 폴리실리콘층(130), 상기 하드마스크층(140)을 식각한다.
상기 절연층(120)은 식각됨으로써 NMOS 게이트 절연막(120a) 및 PMOS 게이트 절연막(120b)을 이룬다.
또한, 상기 폴리실리콘층(130)은 식각됨으로써 NMOS 게이트 전극(130a) 및 PMOS 게이트 전극(130b)을 이룬다.
또한, 상기 하드마스크층(140)은 식각됨으로써 NMOS 하드마스크(140a) 및 PMOS 하드마스크(140b)를 이룬다.
이후, 상기 제1 포토레지스트 패턴이 제거되고, 상기 게이트 절연막(120a, 120b), 상기 게이트 전극(130a, 130b), 상기 하드마스크(140a, 140b)를 포함하는 상기 반도체 기판(100) 위에 제1 스페이서층(150)을 증착한다.
상기 제1 스페이서층(150)은 가령, SiN의 물질로 증착될 수 있으며, LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착될 수 있다.
상기 제1 스페이서층(150)이 증착되면, NMOS 드레인 영역이 형성될 부분(A)과 PMOS 드레인 영역이 형성될 부분(B)을 노출시키는 제2 포토레지스트 패턴(155)을 형성한다.
도 7은 실시예에 따른 NMOS LDD 영역(160a, 160b) 및 PMOS LDD 영역(160c, 160d)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
이후, 상기 제2 포토레지스트 패턴(155)을 식각 마스크로 이용하여 식각공정을 처리한다.
이때, 식각공정은 건식식각기술로 처리될 수 있으며, 따라서 상기 하드마스크(140a, 140b) 위의 제1 스페이서층(150)의 일부, 드레인 영역이 형성될 부분(A, B) 위의 제1 스페이서층(150) 및 소자분리영역(110) 중 NMOS 측 위의 제1 스페이서층(150)이 제거된다.
또한, 상기 NMOS 게이트 절연막(120a), NMOS 게이트 전극(130a), NMOS 하드마스크(140a)의 측면 중 드레인 영역측 측면에 형성된 제1 스페이서층(150)이 잔존되어 NMOS 제1 드레인 스페이서(150a)를 형성한다.
또한, 상기 PMOS 게이트 절연막(120b), 상기 PMOS 게이트 전극(130b), 상기 PMOS 하드마스크(140b)의 측면 중 드레인 영역측 측면에 형성된 제1 스페이서층(150)이 잔존되어 PMOS 제1 드레인 스페이서(150b)를 형성한다.
이때, 상기 NMOS 제1 드레인 스페이서(150a)와 상기 PMOS 제1 드레인 스페이서(150b)의 상측 일부가 식각되어 라운딩된 형태를 이룰 수 있다.
이후, 상기 제2 포토레지스트 패턴(155)을 제거하고, 이온주입공정을 처리하여 NMOS 소스 영역의 LDD영역(160a), NMOS 드레인 영역의 LDD영역(160b), PMOS 소스 영역의 LDD영역(160c), PMOS 드레인 영역의 LDD영역(160d)을 형성한다.
이온주입공정을 처리함에 있어서, 상기 제2 포토레지스트 패턴(155)에 의하여 식각되지 않은 NMOS 소스 영역측의 제1 스페이서층(150)과 PMOS 소스 영역측의 제1 스페이서층(150)은 주입되는 이온을 일부 차단한다.
따라서, NMOS 소스 영역의 LDD영역(160a)과 PMOS 소스 영역의 LDD 영역(160c)은 NMOS 드레인 영역의 LDD영역(160b)과 PMOS 드레인 영역의 LDD영역(160d)에 비하여 얕은 깊이로 형성될 수 있다.
즉, 실시예에 의하면, 비대칭형(Asymmetric) LDD 구조가 형성될 수 있다.
또한, 상기 LDD 영역들(160a, 160b, 160c, 160d)이 상기 게이트 전극(130a, 130b) 측으로 확산되더라도, 상기 제1 드레인 스페이서들(150a, 150b) 및 상기 소스 영역측에 잔존된 상기 제1 스페이서층(150)에 의하여 확산 영역이 커버되므로 상기 게이트 전극(130a, 130b)과 오버랩되는 현상을 방지할 수 있다.
상기 NMOS LDD 영역(160a, 160b)은 As, Sb 등의 이온이 주입되어 형성될 수 있고, 이때 BF2 이온을 이용한 포켓(pocket) 임플란트 공정이 더 진행될 수 있다.
또한, 상기 PMOS LDD 영역(160c, 160d)은 B, In 등의 이온이 주입되어 형성될 수 있으고, 이때 As, Sb 등의 이온을 이용한 할로(halo) 임플란트 공정이 더 진행될 수 있다.
도 8은 실시예에 따른 제2 스페이서층(170)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
이어서, 상기 잔존된 제1 스페이서층(150), 상기 하드마스크(140a, 140b), 상기 NMOS 제1 드레인 스페이서(150a), 상기 PMOS 제1 드레인 스페이서(150b), NMOS 드레인 영역의 LDD영역(160b), PMOS 드레인 영역의 LDD영역(160d), 소자분리영역(110)의 일부를 포함하는 반도체 기판(100) 위에 제2 스페이서층(170)을 형성한다.
상기 제2 스페이서층(170)은 가령, SiN의 물질로 증착될 수 있다.
상기 제2 스페이서층(170)은 동일한 두께로 증착되지만, 상기 잔존된 제1 스페이서층(150), 상기 NMOS 제1 드레인 스페이서(150a), 상기 PMOS 제1 드레인 스페이서(150b)의 비대칭 구조가 반영되어 상기 제2 스페이서층(170) 역시 소스 영역과 드레인 영역을 기준으로 비대칭 구조를 이루게 된다.
도 9는 실시예에 따른 NMOS 스페이서(150a, 150c, 170a, 170b) 및 PMOS 스페이서(150b, 150d, 170c, 170d)가 완성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
이후, 포토레지스트 패턴 없이 식각공정, 가령, 블랑킷(blanket) 식각 공정을 처리하여 실시예에 따른 스페이서 구조를 완성한다.
상기 블랑킷 식각 공정을 통하여, 상기 NMOS 하드마스크(140a) 및 상기 PMOS 하드마스크(140b) 위의 상기 제2 스페이서층(170)과 상기 잔존된 제1 스페이서층(150)의 일부가 제거된다.
또한, NOMS 게이트 절연막(120a), NMOS 게이트 전극(130a), NMOS 하드마스크(140a)의 소스 영역측 측벽에 상기 잔존된 제1 스페이서층(150) 및 상기 제2 스페이서층(170)이 식각되어 각각 NMOS 제1 소스 스페이서(150c), NMOS 제2 소스 스페이서(170a)를 형성한다.
또한, 상기 NMOS 제1 드레인 스페이서(150a) 옆의 상기 제2 스페이서층(170)이 식각되어 NMOS 제2 드레인 스페이서(170b)를 형성한다.
이와 유사하게, PMOS 게이트 절연막(120b), PMOS 게이트 전극(130b), PMOS 하드마스크(140b)의 소스 영역측 측벽에 상기 잔존된 제1 스페이서층(150)의 일부 및 상기 제2 스페이서층(170)이 식각되어 각각 PMOS 제1 소스 스페이서(150d), PMOS 제2 소스 스페이서(170c)를 형성한다.
즉, 상기 제2 소스 스페이서들(170a, 170c)은 상기 제1 소스 스페이서(150c, 150d)의 위와 옆에 형성된다.
또한, 상기 PMOS 제1 드레인 스페이서(150b) 옆의 상기 제2 스페이서층(170)이 식각되어 PMOS 제2 드레인 스페이서(170d)를 형성한다.
그외의 나머지 부분의 상기 잔존된 제1 스페이서층(150)과 상기 제2 스페이서층(170)은 제거된다.
이와 같은 NMOS 영역 및 PMOS 영역의 제1 스페이서(150a, 150b, 150c, 150d)와 제2 스페이서(170a, 170b, 170c, 170d) 구조는 건식 식각 공정의 식각 특성을 이용한 것이다.
이후, 상기 제1 스페이서(150a, 150b, 150c, 150d), 상기 제2 스페이서(170a, 170b, 170c, 170d), 상기 하드마스크(140a, 140b), 상기 소자분리영역(110)을 이온주입 마스크로 이용하여 이온주입공정을 진행함으로써 NMOS 영역 및 PMOS 영역에 각각 소스 영역(180a, 180c)과 드레인 영역(180b, 180d)을 형성한다.
상기 소스 영역(180a, 180c)과 상기 드레인 영역(180b, 180d)이 형성되면, 예를 들어, LSA(Laser Spike Anneal), RTA(Rapid Thermal Anneal)과 같은 열처리 공정을 진행하여 상기 소스 영역(180a, 180c)과 상기 드레인 영역(180b, 180d)을 액티베이션(activation)시킨다.
이상에서, 실시예에 따른 반도체 소자 및 반도체 소자의 제조 방법은 PMOS 영역과 NMOS 영역의 두가지 영역에 대한 것으로 예시되었으나, 그 이상의 반도체 영역 또는 단일 반도체 영역에 적용될 수 있음은 물론이다.
도 10은 실시예에 따른 반도체 소자의 구동 전류 특성을 측정한 그래프이다.
도 10의 그래프에서, x축은 구동전압(V)을 나타내고, y축은 구동전류(μA/μm)를 나타낸다. 또한, 측정선 "l1"은 실시예에 의한 반도체 소자의 전류 특성을 측정한 것이고, 측정선 "l2"는 일반적인 대칭형 반도체 소자의 전류 특성을 측정한 것이다.
도 10에 의하면, 동일한 구동 전압을 인가한 경우, 대칭형 반도체 소자에 비하여 실시예에 따른 반도체 소자의 구동 전류량이 증가됨을 확인할 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 3은 대칭형 반도체 소자의 제조 과정을 도시한 도면.
도 4는 실시예에 따른 폴리실리콘층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 5는 실시예에 따른 하드마스크층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 6은 실시예에 따른 제2 포토레지스트 패턴이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 7은 실시예에 따른 NMOS LDD 영역 및 PMOS LDD 영역이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 8은 실시예에 따른 제2 스페이서층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 9는 실시예에 따른 NMOS 스페이서 및 PMOS 스페이서가 완성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 10은 실시예에 따른 반도체 소자의 구동 전류 특성을 측정한 그래프.

Claims (23)

  1. 소자분리영역이 형성된 반도체 기판 위에 게이트 전극을 형성하는 단계;
    제1 드레인 스페이서를 상기 게이트 전극 일측면에 형성하고, 소스 영역이 형성될 반도체 기판 및 상기 게이트 전극의 타측면에 제1 스페이서층을 형성하는 단계;
    상기 제1 드레인 스페이서 옆의 노출된 상기 반도체 기판에 이온을 주입하고, 상기 소스 영역이 형성될 반도체 기판의 상기 제1 스페이서층을 투과하여 이온을 주입함으로써 비대칭형 LDD 영역을 형성하는 단계; 및
    상기 제1 드레인 스페이서 옆에 제2 드레인 스페이서를 형성하고, 상기 소스 영역이 형성될 반도체 기판의 제1 스페이서층을 일부 제거하여 상기 제1 스페이서층의 나머지 부분이 제1 소스 스페이서를 이루도록 하며, 상기 제1 소스 스페이서 옆과 위에 제2 소스 스페이서를 형성하는 단계;를 포함하고,
    상기 게이트 전극을 형성하는 단계는,
    상기 반도체 기판 위에 절연층을 형성하는 단계;
    상기 절연층 위에 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 위에 하드마스크층을 형성하는 단계; 및
    상기 절연층, 상기 폴리실리콘층, 상기 하드마스크층을 패터닝함으로써 각각의 층이 게이트 절연막, 상기 게이트 전극, 하드마스크를 이루도록 하는 단계를 포함하며,
    상기 제1 드레인 스페이서 및 상기 제1 스페이서층을 형성하는 단계는,
    상기 게이트 절연막, 상기 게이트 전극, 상기 하드마스크를 포함하는 상기 반도체 기판 전체에 상기 제1 스페이서층을 형성하는 단계;
    상기 반도체 기판 전체의 제1 스페이서층을 식각하여 상기 게이트 절연막, 상기 게이트 전극, 상기 하드마스크의 일측면에 상기 제1 드레인 스페이서를 형성하고, 상기 게이트 절연막, 상기 게이트 전극, 상기 하드마스크의 타측면 및 상기 소스 영역이 형성될 반도체 기판 일부에 상기 제1 스페이서층을 잔존시키는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    이온 주입 공정을 처리하여, 상기 제2 소스 스페이서 옆의 상기 반도체 기판에 소스 영역을 형성하고, 상기 제2 드레인 스페이서 옆의 상기 반도체 기판에 드레인 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    LSA, RTA 중 하나 이상을 포함하는 열처리 공정을 진행하여 상기 소스 영역 및 상기 드레인 영역을 활성화하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 반도체 기판은 상기 소자분리영역을 기준으로 NMOS 영역 및 PMOS 영역으로 구분되고,
    상기 게이트 전극, 상기 제1 드레인 스페이서, 상기 제2 드레인 스페이서, 상기 제1 소스 스페이서, 상기 제2 소스 스페이서, 상기 LDD 영역은 상기 NMOS 영역 및 상기 PMOS 영역에 각각 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 삭제
  6. 제1항에 있어서, 상기 제1 드레인 스페이서, 상기 제1 소스 스페이서는
    상기 게이트 절연막, 상기 게이트 전극, 상기 하드마스크의 양측벽에 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 삭제
  8. 소자분리영역이 형성된 반도체 기판 위에 게이트 전극을 형성하는 단계;
    제1 드레인 스페이서를 상기 게이트 전극 일측면에 형성하고, 소스 영역이 형성될 반도체 기판 및 상기 게이트 전극의 타측면에 제1 스페이서층을 형성하는 단계;
    상기 제1 드레인 스페이서 옆의 노출된 상기 반도체 기판에 이온을 주입하고, 상기 소스 영역이 형성될 반도체 기판의 상기 제1 스페이서층을 투과하여 이온을 주입함으로써 비대칭형 LDD 영역을 형성하는 단계; 및
    상기 제1 드레인 스페이서 옆에 제2 드레인 스페이서를 형성하고, 상기 소스 영역이 형성될 반도체 기판의 제1 스페이서층을 일부 제거하여 상기 제1 스페이서층의 나머지 부분이 제1 소스 스페이서를 이루도록 하며, 상기 제1 소스 스페이서 옆과 위에 제2 소스 스페이서를 형성하는 단계;를 포함하고,
    상기 게이트 전극을 형성하는 단계는,
    상기 반도체 기판 위에 절연층을 형성하는 단계;
    상기 절연층 위에 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 위에 하드마스크층을 형성하는 단계; 및
    상기 절연층, 상기 폴리실리콘층, 상기 하드마스크층을 패터닝함으로써 각각의 층이 게이트 절연막, 상기 게이트 전극, 하드마스크를 이루도록 하는 단계를 포함하며,
    상기 제2 소스 스페이서를 형성하는 단계는
    상기 제1 드레인 스페이서, 상기 제1 스페이서층, 상기 하드마스크, 상기 LDD 영역을 포함하는 반도체 기판 위에 제2 스페이서층을 형성하는 단계;
    식각 공정을 처리하여, 상기 제1 드레인 스페이서 옆의 상기 제2 스페이서층이 제2 드레인 스페이서를 이루도록 하고, 상기 제1 스페이서층의 나머지 부분이 상기 제1 소스 스페이서를 이루도록 하며, 상기 제1 소스 스페이서 옆과 위의 상기 제2 스페이서층이 상기 제2 소스 스페이서를 이루도록 하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서, 상기 절연층은
    SiO2, NO 중 하나 이상의 물질을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서, 상기 폴리실리콘층을 형성하는 단계는
    As, Sb, B, In 중 하나 이상을 포함하는 이온을 주입하여 상기 폴리실리콘층을 도핑하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  11. 제1항에 있어서, 상기 반도체 기판 전체의 제1 스페이서층은
    건식 식각 기술에 의하여 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제8항에 있어서,
    상기 제1 스페이서층, 상기 제2 스페이서층 중 적어도 하나는 SiN을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제8항에 있어서, 상기 식각 공정은
    건식 식각 공정으로 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제8항에 있어서, 상기 식각 공정은
    블랑킷(blanket) 식각 공정으로 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제1항에 있어서, 상기 제1 스페이서층은
    상기 반도체 기판 전체에 LP-CVD 방식으로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 삭제
  17. 삭제
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  21. 삭제
  22. 삭제
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8877596B2 (en) * 2010-06-24 2014-11-04 International Business Machines Corporation Semiconductor devices with asymmetric halo implantation and method of manufacture
US11515402B2 (en) 2016-03-30 2022-11-29 Intel Corporation Microelectronic transistor source/drain formation using angled etching
US10079290B2 (en) * 2016-12-30 2018-09-18 United Microelectronics Corp. Semiconductor device having asymmetric spacer structures
KR102068395B1 (ko) 2017-03-29 2020-01-21 매그나칩 반도체 유한회사 낮은 소스-드레인 저항을 갖는 반도체 소자 구조 및 그 제조 방법
CN109148447B (zh) * 2017-06-16 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102256226B1 (ko) 2017-08-02 2021-05-25 매그나칩 반도체 유한회사 낮은 소스-드레인 저항을 갖는 반도체 소자 및 그 제조 방법
US11245032B2 (en) * 2019-04-02 2022-02-08 Globalfoundries U.S. Inc. Asymmetric FET for FDSOI devices
CN111370372B (zh) * 2020-04-22 2024-01-19 上海华虹宏力半导体制造有限公司 Cmos集成器件的制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100415191B1 (ko) 1997-06-25 2004-03-26 삼성전자주식회사 비대칭형 씨모스 트랜지스터의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4237660B2 (ja) * 2004-03-19 2009-03-11 株式会社東芝 半導体装置の製造方法
US8399934B2 (en) * 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US7282426B2 (en) * 2005-03-29 2007-10-16 Freescale Semiconductor, Inc. Method of forming a semiconductor device having asymmetric dielectric regions and structure thereof
US8101479B2 (en) * 2009-03-27 2012-01-24 National Semiconductor Corporation Fabrication of asymmetric field-effect transistors using L-shaped spacers

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100415191B1 (ko) 1997-06-25 2004-03-26 삼성전자주식회사 비대칭형 씨모스 트랜지스터의 제조 방법

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