KR100713917B1 - 피모스 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 피모스 트랜지스터의 제조방법을 개시한다. 개시된 본 발명의 방법은, 액티브영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계와, 상기 기판 상에 액티브영역의 채널 예정 영역중에서 채널 폭방향에 따라 소자분리막과 인접한 양측부를 노출시키는 마스크패턴을 형성하는 단계와, 상기 마스크패턴을 식각장벽으로 이용해서 액티브영역의 채널 예정 영역중에서 채널 폭방향에 따라 소자분리막과 인접한 양측부를 리세스하여 홈을 형성하는 단계와, 상기 마스크패턴을 제거하는 단계와, 상기 홈을 포함한 액티브영역의 채널 예정 영역 상에 게이트를 형성하는 단계와, 상기 게이트의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 게이트 양측의 기판 내에 P형 불순물을 이온주입하여 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1은 종래 기술의 문제점을 설명하기 위한 반도체 소자의 평면도.
도 2는 종래 기술의 한계를 설명하기 위한 반도체 소자의 평면도.
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 피모스 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도.
도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 피모스 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도.
도 5는 도 4c에 대응하는 반도체 소자의 평면도.
도 6은 도 4e에 대응하는 반도체 소자의 평면도.
도 7은 도 6의 a-a'선에 따른 반도체 소자의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
400 : 반도체 기판 401 : 잔류된 패드산화막
402 : 잔류된 패드질화막 403 : 트렌치
404 : 갭필산화막 404a : 소자분리막
405 : 마스크막 405a : 마스크패턴
406 : 홈 407 : 산화막
408 : 도핑된 다결정실리콘막 409: 텅스텐 실리사이드막
410 : 하드마스크막 407a : 식각된 산화막
408a : 식각된 도핑된 다결정실리콘막 409a : 식각된 텅스텐 실리사이드막
410a : 식각된 하드마스크막 411 : 게이트
412 : LDD 영역 413 : 스페이서
414 : 소오스 및 드레인 영역 A : 액티브영역
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 특히, 피모스(PMOS) 트랜지스터의 HEIP(Hot Electron Induced Punchthrough) 현상을 개선할 수 있는 방법에 관한 것이다.
반도체 소자의 디자인 룰(design rule)이 100nm급 이하로 감소함에 따라, 트랜지스터의 소오스영역과 드레인영역 사이의 간격이 좁아지고, 채널 및 소오스/드레인영역으로의 도핑 농도는 증가하여, 단채널 효과(short channel effect : SCE), 핫캐리어 효과(hot carrier effect : HCE) 및 GIDL(gate induced drain leakage)과 같은 현상이 발생되고, 그에 의해, 트랜지스터의 전기적 특성이 열화되고 있다.
따라서, 이러한 트랜지스터의 전기적 특성 열화를 방지하기 위한 여러가지 방안들이 제시되어 왔으며, 그 중에서, 단채널 효과(SCE)를 억제하기 위한 방안으로서는 채널의 양측 가장자리에 저농도 도핑영역(lightly doped drain : LDD)을 형성하는 방법이 널리 이용되고 있다.
이하에서는 종래 기술에 따른 트랜지스터의 제조방법을 설명하도록 한다.
먼저, PMOS 영역과 NMOS 영역으로 구획된 반도체 기판 상에 게이트 산화막 및 게이트 도전막이 차례로 형성하고, 상기 게이트 도전막 및 게이트 산화막을 패터닝함으로써 게이트를 형성한다. 이어서, 게이트의 양측의 기판 표면 내에 저농도로 불순물을 이온주입함으로써, PMOS 및 NMOS의 LDD 영역을 형성한다. 그리고 나서, 상기 게이트를 둘러싸도록 산화막 또는 질화막과 같은 절연막을 증착한 후, 상기 절연막을 이방성 식각함으로써, 게이트의 양측벽에 스페이서를 형성한다. 그런 다음, 상기 스페이서를 포함한 게이트를 이온주입장벽으로 이용해서 기판 내에 불순물을 고농도로 이온주입함으로써, PMOS 및 NMOS의 소오스영역 및 드레인영역을 형성하여, NMOS 트랜지스터와 PMOS 트랜지스터를 형성한다.
그러나, 상기와 같이 LDD 영역을 형성하여 트랜지스터를 구현하더라도, 소자의 집적도가 계속적으로 증가됨에 따라, 단채널 효과(SCE)에 의한 소자 특성의 열화를 극복하기가 어려워지고 있다.
특히, 주변회로 영역에 형성되는 PMOS 트랜지스터에서는 그 캐리어(carrier)인 정공(hole)에 의해 전자(electron)가 부수적으로 생성되는데, 이 전자는 채널과 인접한 소자분리막 또는 게이트 산화막 내부로 유입되어 PMOS 트랜지스터의 채널을 인버전(inversion)시킴으로써, 도 1에 도시된 바와 같이, 채널의 유효 길이를 감소시킨다. 도면부호 G는 게이트를, GS는 스페이서를, S는 소오스영역을, D는 드레인영역을, F는 소자분리막, 그리고, A는 소자분리막에 의해 한정된 액티브영역을 각각 나타낸다.
상기한 바, PMOS 트랜지스터에서의 원치 않는 채널 인버전(inversion) 현상은 턴-오프(turn-off) 시의 누설전류를 증가시키고 항복 전압을 감소시키는 등의 문제를 일으킨다. 이러한 현상을 HEIP(Hot Electron Induced Punchthrough) 현상이라고 하며, 상기 HEIP 현상이 심한 경우, 트랜지스터의 원치 않는 턴-온(turn-on) 현상이 유발될 수도 있다.
최근에는, 상기 HEIP 현상을 방지하기 위한 방안으로서, HEIP 현상이 유발되는 지점, 즉, 게이트와 소자분리막이 접하는 지점에서의 게이트 길이를 다른 부분보다 상대적으로 증가시키는 게이트 탭(TAB) 형성 방법이 제안되었다.
도 2는 게이트 탭(TAB)을 형성시킨 반도체 소자의 단면도로서, 이 경우, 소자분리막(F)과 접하는 채널 끝단의 인버전(inversion)에 의한 유효 채널 감소 효과를 어느 정도 보상할 수 있다.
그러나, 상기 게이트 탭(TAB) 형성 기술은 80nm급 이하의 고집적 소자 제조시에는 공정 마진 확보가 어렵기 때문에 적용할 수 없을 것으로 예상되고 있다. 그러므로, 차세대 고집적 소자를 개발하기 위한 PMOS 트랜지스터 HEIP 현상 개선 기술이 절실히 요구되고 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 80nm급 이하의 고집적 소자에서도 적용 가능한 PMOS 트랜지스터의 HEIP 현상 개선 방법을 제공함에 그 목적이 있다.
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상기와 같은 목적을 달성하기 위한 본 발명의 피모스 트랜지스터의 제조방법은, 액티브영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 기판 상에 액티브영역의 채널 예정 영역중에서 채널 폭방향에 따라 소자분리막과 인접한 양측부를 노출시키는 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각장벽으로 이용해서 액티브영역의 채널 예정 영역중에서 채널 폭방향에 따라 소자분리막과 인접한 양측부를 리세스하여 홈을 형성하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 홈을 포함한 액티브영역의 채널 예정 영역 상에 게이트를 형성하는 단계; 상기 게이트의 양측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 포함한 게이트 양측의 기판 내에 P형 불순물을 이온주입하여 소오스 및 드레인 영역을 형성하는 단계;를 포함한다.
여기서, 상기 마스크패턴은 50∼100Å의 두께로 형성하고, 상기 홈은 500∼1,000Å의 깊이로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 피모스(PMOS) 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a을 참조하면, 액티브영역 및 필드영역이 정의된 반도체 기판(300)을 제공한 다음, 상기 반도체 기판(300) 상에 패드산화막 및 패드질화막을 차례로 형성한다. 여기서, 상기 패드산화막은 50∼150Å의 두께로 형성하고, 패드질화막은 500∼1,000Å의 두께로 형성한다.
이어서, 상기 패드질화막 및 패드산화막을 식각함으로써, 필드영역에 해당하 는 기판 부분을 노출시킨다. 도면부호 301 및 302은 식각 후 잔류된 패드산화막 및 패드질화막을 각각 나타낸다.
그런 다음, 상기 식각후 잔류된 패드산화막(301) 및 패드질화막(302)에 의해 노출된 기판(300) 부분을 소정 두께 만큼 식각함으로써, 2,000∼3,000Å의 깊이를 갖는 트렌치(303)를 형성한다. 이어서, 상기 트렌치(303)를 매립하도록 결과물 상에 갭필산화막(304)을 형성한다.
도 3b를 참조하면, 상기 잔류된 패드질화막(302)이 노출될 때까지 갭필산화막(304)을 CMP(chemical mechanical polishing)하여 액티브영역을 한정하는 소자분리막(304a)을 형성한다. 그리고 나서, 상기 잔류된 패드질화막(302) 및 패드산화막(301)을 제거하고, 기판(300)의 액티브영역 상에 마스크막(305)을 형성한다. 여기서 상기 마스크막(305)은 산화막 재질로 50∼100Å의 두께로 형성한다.
도 3c를 참조하면, 상기 마스크막(305)을 식각함으로써, 액티브영역의 채널 예정 영역에 해당하는 중앙부를 노출시키는 마스크패턴(305a)을 형성한다. 그리고 나서, 상기 마스크패턴(305a)을 식각장벽으로 이용해서 노출된 기판(300)을 리세스하여 500∼1,000Å의 깊이를 갖는 홈(306)을 형성한다. 이때, 상기 액티브영역의 중앙부에 대응되는 기판 부분이 소정 두께 만큼 리세스된 것으로 인해, 채널의 길이가 증가된다.
도 3d를 참조하면, 마스크패턴을 제거한 상태에서, 상기 결과물 상에 산화막(307), 도핑된 다결정실리콘막(308), 텅스텐 실리사이드막(309) 및 하드마스크막(310)을 차례로 형성한다. 여기서, 상기 산화막(307)은 30∼50Å의 두께로 형성하 고, 상기 도핑된 다결정실리콘막(308)은 310∼700Å의 두께로 형성한다. 또한, 상기 텅스텐 실리사이드막(309)은 1,000∼1,500Å의 두께로 형성하고, 상기 하드마스크막(310)은 2,000∼2,500Å의 두께로 형성한다.
도 3e를 참조하면, 상기 하드마스크막, 텅스텐 실리사이드막, 도핑된 다결정실리콘막 및 산화막을 차례로 식각하여, 홈(306) 상에 게이트(311)를 형성한다. 이에 따라, 상기 게이트(311)는 식각된 산화막(307a), 식각된 도핑된 다결정실리콘막(308a), 식각된 텅스텐 실리사이드막(309a) 및 식각된 하드마스크막(310a)이 차례로 적층된 구조를 갖는다.
계속해서, 상기 게이트(311) 양측의 기판(300) 표면 내에 저농도의 불순물을 이온주입하여 LDD 영역(312)을 형성한 후, 상기 게이트(311)의 양측벽에 스페이서(313)을 형성한다. 그런 다음, 상기 스페이서(313)를 포함한 게이트(311)를 이온주입장벽으로 이용하여 기판(300) 내에 P형 불순물을 이온주입하여 P형 소오스 및 드레인영역(314)을 형성함으로써, PMOS 트랜지스터를 완성한다.
상기 PMOS 트랜지스터의 경우 그 캐리어(carrier)인 정공에 의해 부수적으로 생성되는 전자가, 게이트 산화막 또는 소자분리막 내부로 유입되고, 이 전자에 의해, 게이트의 턴-오프(turn-off) 시에 채널이 인버전(inversion)됨으로써, 유효 채널 길이가 감소될 수 있다.
그러나, 본 발명에서는, 액티브영역의 중앙부에 대응되는 기판 부분이 리세스되어, 채널의 길이가 증가된 것으로 인해, 상기와 같이 감소되는 유효 채널의 길이를 보상할 수 있게 된다.
한편, 도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 피모스(PMOS) 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도이다.
도 4a을 참조하면, 액티브영역 및 필드영역이 정의된 반도체 기판(400)을 제공한 다음, 상기 반도체 기판(400) 상에 패드산화막 및 패드질화막을 차례로 형성한다. 여기서, 상기 패드산화막은 50∼150Å의 두께로 형성하고, 패드질화막은 500∼1,000Å의 두께로 형성한다.
이어서, 상기 패드질화막 및 패드산화막을 식각함으로써, 필드영역에 해당하는 기판 부분을 노출시킨다. 미설명한 도면부호 401 및 402은 식각 후 잔류된 패드산화막 및 패드질화막을 각각 나타낸다.
그런 다음, 상기 식각후 잔류된 패드산화막(401) 및 패드질화막(402)에 의해 노출된 기판(400) 부분을 소정 두께 만큼 식각함으로써, 2,000∼3,000Å의 깊이를 갖는 트렌치(403)를 형성한다. 이어서, 상기 트렌치(403)를 매립하도록 결과물 상에 갭필산화막(404)을 형성한다.
도 4b를 참조하면, 상기 잔류된 패드질화막(402)이 노출될 때까지 갭필산화막(404)을 CMP하여 액티브영역을 한정하는 소자분리막(404a)을 형성한다. 그리고 나서, 상기 잔류된 패드질화막(402) 및 패드산화막(401)을 제거하고, 기판(400)의 액티브영역 상에 마스크막(405)을 형성한다. 여기서 상기 마스크막(405)은 산화막 재질로 50∼100Å의 두께로 형성한다.
도 4c를 참조하면, 상기 마스크막(405)을 식각함으로써, 액티브영역의 채널 예정 영역중에서 채널 폭방향에 따라 소자분리막과 인접한 양측부를 노출시키는 마 스크패턴(405a)을 형성한다. 그리고 나서, 상기 마스크패턴(405a)을 식각장벽으로 이용해서 노출된 기판(400)을 리세스하여 500∼1,000Å의 깊이를 갖는 홈(406)을 형성한다. 이때, 상기 액티브영역의 채널 예정 영역중에서 채널 폭방향에 따라 소자분리막과 인접한 양측부가 소정 두께 만큼 리세스된 것으로 인해, 채널의 길이가 증가된다. 그리고, 상기 홈(406)의 깊이(depth)와 폭(width)을 조절하여 채널의 유효 길이를 조절할 수 있다.
도 5는 도 4c에 대응하는 반도체 소자의 평면도로서, 이를 참조하여, 기판(400)에 형성된 상기 홈(406)의 위치를 다시 설명하면 다음과 같다. 즉, 상기 마스크패턴(405a)에 의해 액티브영역(A)의 채널 예정 영역중에서 채널 폭방향에 따라 소자분리막과 인접한 양측부가 노출되고, 상기 노출된 액티브영역이 리세스되어 액티브영역(A)의 채널 예정 영역중에서 채널 폭방향에 따라 소자분리막과 인접한 양측부에 홈(406)이 형성된다.
도 4d를 참조하면, 마스크패턴을 제거한 상태에서, 상기 결과물 상에 산화막(407), 도핑된 다결정실리콘막(408), 텅스텐 실리사이드막(409) 및 하드마스크막(410)을 차례로 형성한다. 여기서, 상기 산화막(407)은 30∼50Å의 두께로 형성하고, 상기 도핑된 다결정실리콘막(408)은 310∼700Å의 두께로 형성한다. 또한, 상기 텅스텐 실리사이드막(409)은 1,000∼1,500Å의 두께로 형성하고, 상기 하드마스크막(410)은 2,000∼2,500Å의 두께로 형성한다.
도 4e를 참조하면, 상기 하드마스크막, 텅스텐 실리사이드막, 도핑된 다결정실리콘막 및 산화막을 차례로 식각하여, 홈(406)을 포함한 액티브영역의 중앙부 상 에 게이트(411)를 형성한다. 이에 따라, 상기 게이트(411)는 식각된 산화막(407a), 식각된 도핑된 다결정실리콘막(408a), 식각된 텅스텐 실리사이드막(409a) 및 식각된 하드마스크막(410a)이 차례로 적층된 구조를 갖는다.
계속해서, 상기 게이트(411) 양측의 기판(400) 표면 내에 저농도의 불순물을 이온주입하여 LDD 영역(412)을 형성한 후, 상기 게이트(411)의 양측벽에 스페이서(413)을 형성한다. 그런 다음, 상기 스페이서(413)를 포함한 게이트(411)를 이온주입장벽으로 이용하여 기판(400) 내에 P형 불순물을 이온주입하여 P형 소오스 및 드레인영역(414)을 형성함으로써, 본 발명의 PMOS 트랜지스터를 완성한다.
도 6은 도 4e에 대응하는 반도체 소자의 평면도이고, 도 7은 도 6의 a-a'선에 따른 단면도이다. 한편, 도 4e는 도 6의 b-b'선에 따른 단면도이다.
이와 같이, 본 발명은 피모스(PMOS) 트랜지스터를 제조함에 있어서, HEIP 현상이 유발되는 지점, 즉, 소자분리막(404a)과 인접한 채널 부분에 해당되는, 액티브영역(A)의 채널 예정 영역중에서 채널 폭방향에 따라 소자분리막과 인접한 양측부를 리세스하여, 그 지점에서의 채널 길이를 증가시킴으로써, HEIP 현상에 의한 유효 채널 감소 효과를 보상해 줄 수 있다.
그러므로, 본 발명은 피모스(PMOS) 트랜지스터의 HEIP 현상에 의한 오프 누설전류 증가 및 동작 전압 손실 및 동작 속도 저하 등의 문제를 개선하여 피모스(PMOS) 트랜지스터의 특성을 개선할 수 있다.
아울러, 본 발명의 방법은 종래의 게이트 탭(TAB) 적용시에 나타나는 공정 마진 한계 문제를 극복할 수 있어서, 80nm급 이하의 고집적 소자의 피모스(PMOS) 트랜지스터 형성시 용이하게 적용할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 피모스(PMOS) 트랜지스터를 제조함에 있어서, 액티브영역의 채널 예정 영역에 해당하는 중앙부, 또는, 액티브영역의 채널 예정 영역중에서 채널 폭방향에 따라 소자분리막과 인접한 양측부를 소정 두께 만큼 리세스시킴으로써, 유효 채널의 길이를 증가시켜, HEIP 현상에 의한 유효 채널 감소 효과를 보상해 줄 수 있다. 그러므로, 본 발명은 피모스(PMOS) 트랜지스터의 HEIP 현상에 의한 오프 누설전류 증가, 동작 전압 손실 및 동작 속도 저하 등의 문제를 개선하여 피모스(PMOS) 트랜지스터의 특성을 개선할 수 있다.
아울러, 본 발명의 방법은 종래의 게이트 탭(TAB) 적용시에 나타나는 공정 마진 한계 문제를 극복할 수 있어서, 80nm급 이하의 고집적 소자의 피모스(PMOS) 트랜지스터 형성시 용이하게 적용할 수 있다.
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- 액티브영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계;상기 기판 상에 액티브영역의 채널 예정 영역중에서 채널 폭방향에 따라 소자분리막과 인접한 양측부를 노출시키는 마스크패턴을 형성하는 단계;상기 마스크패턴을 식각장벽으로 이용해서 액티브영역의 채널 예정 영역중에서 채널 폭방향에 따라 소자분리막과 인접한 양측부를 리세스하여 홈을 형성하는 단계;상기 마스크패턴을 제거하는 단계;상기 홈을 포함한 액티브영역의 채널 예정 영역 상에 게이트를 형성하는 단계;상기 게이트의 양측벽에 스페이서를 형성하는 단계; 및상기 스페이서를 포함한 게이트 양측의 기판 내에 P형 불순물을 이온주입하여 소오스 및 드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
- 제 10 항에 있어서, 상기 마스크패턴은 50∼100Å의 두께로 형성하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
- 제 10 항에 있어서, 상기 홈은 500∼1,000Å의 깊이로 형성하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
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