KR20070076815A - 피모스 트랜지스터 및 그의 형성방법 - Google Patents

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Abstract

본 발명은 피모스(PMOS) 트랜지스터 및 그의 형성방법을 개시한다. 개시된 본 발명의 피모스 트랜지스터는 소자분리막에 의해 한정되며, 채널 예정 영역중에서 채널 폭 방향에 따른 양측부가 리세스된 활성영역을 갖는 반도체 기판과, 리세스된 영역을 포함한 활성영역 상에 형성되며, 활성영역과 소자분리막의 경계지역에 탭을 갖는 게이트와, 게이트 양측의 활성영역 내에 형성된 소오스/드레인영역을 포함하는 것을 특징으로 한다.

Description

피모스 트랜지스터 및 그의 형성방법{PMOS TRANSISTER AND METHOD FOR FORMING THE SAME}
도 1은 종래 기술의 문제점을 설명하기 위한 반도체 소자의 평면도.
도 2는 종래 기술의 한계를 설명하기 위한 반도체 소자의 평면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 피모스 트랜지스터의 형성방법을 설명하기 위한 공정별 평면도.
도 4는 도 3d의 A-A'선에 따른 단면도.
도 5는 도 3d의 B-B'선에 따른 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 활성영역 32 : 소자분리막
33 : 게이트 라인 33' : 게이트 탭
34 : 스페이서 35a : 소오스영역
35b : 드레인영역 a : 게이트절연막
b : 게이트도전막 c : 하드마스크막
d : LDD 영역
본 발명은 반도체 소자의 모스(MOS) 트랜지스터 및 그의 형성방법에 관한 것으로, 특히, HEIP(Hot Electron Induced Punchthrough) 현상을 개선할 수 있는 피모스(PMOS) 트랜지스터 및 그의 형성방법에 관한 것이다.
최근 반도체 소자의 디자인 룰(design rule)이 100nm급 이하로 감소함에 따라, 트랜지스터의 소오스영역과 드레인영역 사이의 간격이 좁아지고, 채널 및 소오스/드레인영역으로의 도핑 농도는 증가하여, 단채널 효과(short channel effect : SCE), 핫캐리어 효과(hot carrier effect : HCE) 및 GIDL(gate induced drain leakage)과 같은 현상이 발생되고, 그에 의해, 트랜지스터의 전기적 특성이 열화되고 있다.
특히, 주변회로영역에 형성되는 피모스 트랜지스터에서는 그 캐리어(carrier)인 정공(hole)에 의해 전자(electron)가 부수적으로 생성되는데, 이 전자는 채널과 인접한 소자분리막 및 게이트절연막 내부로 유입(trapping)되어 피모스 트랜지스터의 채널을 인버전(inversion)시킴으로써, 도 1에 도시된 바와 같이, 채널의 유효 길이를 감소시킨다. 이와 같은 전자의 유입에 의한 채널의 인버전(inversion) 현상은 전계가 인가되는 드레인영역(5b)과 인접한 채널 부분에서 발생하게 된다.
미설명된 도면부호 3는 게이트 라인을, 5a는 소오스영역을, 2는 소자분리막, 4는 스페이서를, 그리고, 1는 소자분리막에 의해 한정된 활성영역을 각각 나타낸다.
상기한 바, 피모스 트랜지스터에서의 원치 않는 채널 인버전(inversion) 현상은 문턱전압(Threshold Votage : Vt)을 국부적으로 감소시키고, 턴-오프(turn-off) 시의 누설전류를 증가시켜 전력 소모를 증가시킬 뿐만 아니라, 동작 속도를 저하시키며, 항복 전압을 감소시키는 등의 문제를 일으킨다. 이러한 현상을 HEIP(Hot Electron Induced Punchthrough) 현상이라고 하며, 상기 HEIP 현상이 심한 경우, 트랜지스터의 원치 않는 턴-온(turn-on) 현상이 유발될 수도 있다.
한편, 이러한 문제를 해결하기 위해 소자의 구조적 측면에서 여러가지 방안들이 제시되어 왔으며, 도 2에 도시된 바와 같이, HEIP 현상이 유발되는 지점, 즉, 게이트 라인(3)과 소자분리막(2)이 접하는 지점에 게이트 탭(TAB)(3')을 설치함으로써 HEIP에 의한 유효 채널 감소분을 보상하기도 한다.
그러나, 반도체 소자의 디자인 룰이 80nm급 이하의 레벨로 감소되는 경우, 게이트 탭 설치를 위한 공정 마진 확보가 어렵기 때문에, 게이트 탭(TAB) 형성 기술만으로는 HEIP로 인한 주변회로영역 피모스 트랜지스터의 전기적 특성 열화를 극복하는데 한계가 있다. 그러므로, 차세대 고집적 소자를 개발하기 위한 피모스 트랜지스터 HEIP 현상 개선 기술이 절실히 요구되고 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 80nm급 이하의 고집적 소자에서도 적용 가능하며 HEIP 현상을 효과적으로 개선할 수 있는 피모스 트랜지스터 및 그의 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 피모스 트랜지스터는, 소자분리막에 의해 한정되며, 채널 예정 영역중에서 채널 폭 방향에 따른 양측부가 리세스된 활성영역을 갖는 반도체 기판; 리세스된 영역을 포함한 활성영역 상에 형성되며, 활성영역과 소자분리막의 경계지역에 탭을 갖는 게이트; 및 게이트 양측의 활성영역 내에 형성된 소오스/드레인영역;을 포함하는 것을 특징으로 한다.
여기서, 상기 리세스된 활성영역은 그 깊이의 두배와 길이의 합이 3000∼5000Å이다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 피모스 트랜지스터의 형성방법은, 활성영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계; 기판 활성영역의 채널 예정 영역중에서 채널 폭방향에 따른 양측부를 리세스하는 단계; 리세스된 영역을 포함한 활성영역 상에 활성영역과 소자분리막의 경계지역에서 길이방향으로 확장된 탭을 갖는 게이트를 형성하는 단계; 및 게이트 양측의 기판 내에 소오스/드레인영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 활성영역의 양측부를 리세스하는 단계는 리세스 깊이의 두배와 리세스 영역의 길이의 합이 3000∼5000Å이 되도록 수행하는 것을 특징으로 하는 피모스 트랜지스터의 형성방법.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 피모스 트랜지스터의 형성방법 을 설명하기 위한 공정별 평면도이다.
도 3a을 참조하면, 반도체 기판(30)의 소자분리영역을 식각하여 트렌치를 형성한 후, 상기 트렌치 내에 산화막과 같은 절연막을 매립하여 소자분리막(32)을 형성한다. 여기서, 상기 소자분리막(32)은 트랜지스터 형성 영역인 활성영역(31)을 한정한다.
도 3b를 참조하면, 상기 기판(30) 상에 채널 예정 영역의 폭방향에 따른 소자분리막(32)과 인접한 활성영역(31)의 양측부를 선택적으로 노출시키는 마스크패턴(M)을 형성한다.
그런 다음, 상기 마스크패턴(M)을 식각장벽으로 이용해서, 노출된 활성영역(31)의 양측부를 리세스한다. 이때, 상기 활성영역(31)의 채널 예정 영역중에서 채널 폭방향에 따라 소자분리막(32)과 인접한 양측부가 소정 두께 만큼 리세스된 것으로 인해, 이후 형성되는 채널의 길이가 리세스된 부분에서 국부적으로 증가된다.
여기서, 상기 활성영역의 양측부를 리세스하는 단계는 리세스 깊이의 두배와 리세스 영역의 길이의 합, 즉, 도 5에서 리세스 영역의 깊이(D)의 두배와 길이(L)의 합이 3000∼5000Å이 되도록 수행한다.
한편, 본 발명에서 상기 활성영역(31)의 양측부를 리세스하는 단계는 셀영역의 엔모스(NMOS) 형성을 위해 활성영역 리세스시 함께 수행할 수 있으므로, 마스크(Mask) 공정이 추가되어 공정수가 증가하는 문제는 발생하지 않는다.
도 3c를 참조하면, 마스크패턴을 제거한 상태에서, 공지의 웰(well) 및 채널 이온주입을 수행한 후, 상기 기판 결과물 상에 게이트절연막, 게이트도전막 및 하 드마스크막을 차례로 형성하고, 상기 하드마스크막, 게이트도전막 및 게이트절연막을 식각하여 활성영역(31) 상에 게이트 탭(33')을 포함하는 게이트 라인(33)을 형성한다.
여기서, 상기 게이트 탭(33')은 종래의 게이트 탭 보다 크기가 작으며, 활성영역(31)과 소자분리막(32)의 경계지역 상에 형성된다.
그런 다음, 상기 게이트 탭(33')을 포함한 게이트 라인(33)을 이온주입 장벽으로 이용해서, 노출된 활성영역(31) 내에 저농도의 불순물을 이온주입하여 LDD(Lightly Doped Drain) 영역(미도시)을 형성한다.
도 3d를 참조하면, 상기 게이트 탭(33')을 포함한 게이트 라인(33) 측벽에 스페이서(34)를 형성하고, 상기 스페이서(34)를 포함한 게이트 탭(33') 및 게이트 라인(33)을 이온주입 장벽으로 이용해서 활성영역(31) 내에 고농도의 불순물을 이온주입하여 소오스/드레인영역(35a, 35b)을 형성한다.
도 4 및 도 5는 각각 도 3d의 A-A'선 및 B-B'선에 따른 단면도로서, 이를 참조하면, 앞서 평면도를 통해 설명한 바와 같이, 본 발명에서는 활성영역 중에서 채널 예정 영역의 폭방향에 따른 양측부가 리세스되고, 활성영역과 소자분리막(31)의 경계지역 상에 길이방향으로 확장된 게이트 탭(33')이 설치된다. 미설명된 도면부호 a는 게이트도전막을, b는 게이트도전막을, c는 하드마스크막을, d는 LDD 영역, 그리고, 33은 게이트 라인을 각각 나타낸다.
이와 같이, 본 발명은 피모스 트랜지스터를 형성함에 있어서, HEIP 현상이 유발되는 지점, 즉, 소자분리막(32)과 인접한 채널 부분에 해당되는 활성영역(31) 부분, 다시 말해, 활성영역(31)의 채널 예정 영역중에서 채널 폭방향에 따른 소자분리막(32)과 인접한 양측부를 리세스하여, 그 지점에서의 채널 길이를 증가시킴으로써, HEIP 현상에 의한 유효 채널 감소 효과를 어느 정도 보상해 줄 수 있다.
그러나, 상기와 같이 HEIP 현상이 유발되는 활성영역(31) 부분을 리세스하여 국부적으로 채널의 길이를 증가시킨다 하더라도, 그것만으로는 HEIP 현상을 방지하는데 한계가 있기 때문에 본 발명에서는 활성영역(31)과 소자분리막(32)의 경계지역에 길이방향으로 확장된 게이트 탭(33') 까지 설치한다. 여기서, 상기 게이트 탭(33')은 종래의 게이트 탭에 비해 크기가 작다.
종래 기술에서는 게이트 탭을 설치하는 경우 고집적화에 따라 공정 마진이 감소한다는 문제점이 발생하는데, 본 발명에서는 HEIP가 유발되는 활성영역(32) 부분을 리세스하여 HEIP 현상을 어느 정도 억제할 수 있기 때문에 설치하는 게이트 탭의 크기를 종래의 약 1/2 수준으로 줄여줄 수 있어서, 게이트 탭으로 인해 공정 마진이 감소되는 문제를 억제할 수 있다.
이와 같이, 본 발명은 HEIP 현상이 유발되는 활성영역의 양측부를 리세스하여 채널의 유효 길이를 증가시키고, 아울러, 종래 보다 작은 크기의 게이트 탭을 추가적으로 설치함으로써, 게이트 탭에 의한 공정 마진 감소 문제를 억제하면서 HEIP 현상을 효과적으로 억제시킬 수 있다.
그러므로, 본 발명은 피모스 트랜지스터의 HEIP 현상에 의한 오프 누설전류 증가 및 동작 전압 손실 및 동작 속도 저하 등의 문제를 개선하여 피모스 트랜지스터의 특성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 피모스(PMOS) 트랜지스터를 제조함에 있어서, 활성영역의 채널 예정 영역중에서 채널 폭방향에 따른 소자분리막과 인접한 양측부를 소정 두께 만큼 리세스시킴으로써, 유효 채널의 길이를 증가시키고, 아울러, 활성영역과 소자분리막의 경계지역에 종래 보다 작은 크기의 게이트 탭을 형성함으로써, 게이트 탭으로 인한 공정 마진 감소 문제를 억제하면서 HEIP 현상에 의한 유효 채널 감소 효과를 효과적으로 보상해 줄 수 있다.
그러므로, 본 발명은 피모스(PMOS) 트랜지스터의 HEIP 현상에 의한 오프 누설전류 증가, 동작 전압 손실 및 동작 속도 저하 등의 문제를 개선하여 피모스(PMOS) 트랜지스터의 특성을 개선할 수 있다.
아울러, 본 발명의 방법은 종래 기술에서 게이트 탭(TAB) 적용시에 나타나는 공정 마진 한계 문제를 극복할 수 있어서, 80nm급 이하의 고집적 소자의 피모스(PMOS) 트랜지스터 형성시 용이하게 적용할 수 있다.

Claims (4)

  1. 소자분리막에 의해 한정되며, 채널 예정 영역중에서 채널 폭 방향에 따른 양측부가 리세스된 활성영역을 갖는 반도체 기판;
    상기 리세스된 영역을 포함한 활성영역 상에 형성되며, 활성영역과 소자분리막의 경계지역에 탭을 갖는 게이트; 및
    상기 게이트 양측의 활성영역 내에 형성된 소오스/드레인영역;
    을 포함하는 것을 특징으로 하는 피모스 트랜지스터.
  2. 제 1 항에 있어서, 상기 리세스된 활성영역은 그 깊이의 두배와 길이의 합이 3000∼5000Å인 것을 특징으로 하는 피모스 트랜지스터.
  3. 활성영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계;
    상기 기판 활성영역의 채널 예정 영역중에서 채널 폭방향에 따른 양측부를 리세스하는 단계;
    상기 리세스된 영역을 포함한 활성영역 상에 활성영역과 소자분리막의 경계지역에서 길이방향으로 확장된 탭을 갖는 게이트를 형성하는 단계; 및
    상기 게이트 양측의 기판 내에 소오스/드레인영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 피모스 트랜지스터의 형성방법.
  4. 제 1 항에 있어서, 상기 활성영역의 양측부를 리세스하는 단계는 리세스 깊이의 두배와 리세스 영역의 길이의 합이 3000∼5000Å이 되도록 수행하는 것을 특징으로 하는 피모스 트랜지스터의 형성방법.
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