CN110032038B - 设计掩模的方法和使用该掩模制造半导体器件的方法 - Google Patents

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Abstract

在设计掩模的方法中，设计包括有源区、栅极结构、和栅极抽头的第一掩模，所述栅极抽头与所述有源区和所述栅极结构部分地重叠。改变所述第一掩模，使得所述栅极抽头的一部分延伸。对改变的第一掩模执行OPC以设计第二掩模。

Description

设计掩模的方法和使用该掩模制造半导体器件的方法
相关申请的交叉引用
本申请要求于2017年11月27日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2017-0159664的优先权，其全部内容通过引用并入本文。
技术领域
示例实施例涉及设计掩模的方法和使用该掩模制造半导体器件的方法。更具体地，示例实施例涉及设计具有栅极抽头(tap)的半导体器件的掩模的方法以及使用该掩模制造半导体器件的方法。
背景技术
为了减少PMOS晶体管中的HEIP现象，可以在栅极的设置在栅极和有源区之间的边界区域处的部分处形成抽头。因此，栅极的宽度可以在抽头的该部分附近变化，然而，随着器件已经小型化，栅极的宽度变化可能不容易实现。
发明内容
示例实施例提供一种改进的设计掩模的方法。
示例实施例提供一种使用改进的设计掩模的方法制造半导体器件的方法。
根据示例实施例，提供一种设计掩模的方法。在该方法中，可以设计包括有源区、栅极结构、和栅极抽头的第一掩模，所述栅极抽头与所述有源区和所述栅极结构部分地重叠。可以改变所述第一掩模，使得所述栅极抽头的一部分延伸。可以对改变的第一掩模执行OPC以设计第二掩模。
根据示例实施例，提供一种设计掩模的方法。在该方法中，可以设计包括有源区、栅极结构、和栅极抽头的掩模，其中每个所述栅极结构在第一方向上延伸，并且所述栅极抽头包括与所述有源区以及所述栅极结构中的一个栅极结构部分地重叠的至少一个栅极抽头。可以改变所述掩模，使得所述至少一个栅极抽头的在所述有源区外部的部分在第一方向上延伸，直到所述至少一个栅极抽头的边缘接触所述栅极结构中的另一栅极结构或所述栅极抽头中的另一栅极抽头。可以对改变的掩模执行OPC。
根据示例实施例，提供一种设计掩模的方法。在该方法中，可以在衬底上形成隔离图案以限定有源区。可以在所述有源区和所述隔离图案上形成在与所述衬底的上表面实质上平行的第一方向上延伸的第一栅极结构，并且可以在所述隔离图案上形成在与所述衬底的所述上表面实质上平行并且与所述第一方向交叉的第二方向上延伸并且与所述第一栅极结构接触的第二栅极结构。所述第一栅极结构的与所述隔离图案上的所述第二栅极结构相邻的第一部分在第二方向上的宽度可以大于所述第一栅极结构的在所述有源区的中部上的第二部分在第二方向上的宽度。
在设计掩模的方法中，当执行用于抵消在使用所设计的掩模形成光致抗蚀剂图案的光处理期间产生的光学邻近效应的OPC时，可以用栅极抽头的具有相对大的宽度的部分代替栅极结构的具有相对小的宽度的部分，以便具有不低于给定标准尺寸的宽度。因此，在MRC期间，不会由于栅极结构的小部分发生错误，并且当使用掩模在衬底上实际形成栅极结构时，可以确保处理余量。
附图说明
图1是示出根据示例实施例的设计掩模的方法的一部分的流程图；
图2至图5是示出根据示例实施例的设计掩模的方法的平面图；
图6是示出当使用图5中设计的第二掩模110形成光致抗蚀剂图案时元件的布局的平面图；
图7至图9是示出根据示例实施例的设计掩模的方法的平面图；
图10是示出当使用图9中设计的第四掩模310形成光致抗蚀剂图案时元件的布局的平面图；
图11至图14是示出根据示例实施例的制造半导体器件的方法的平面图和截面图；和
图15是示出根据示例实施例的半导体器件的平面图。
具体实施方式
通过以下结合附图的详细描述，将更清楚地理解示例实施例。
图1是示出根据示例实施例的设计掩模的方法的一部分的流程图。
参照图1，在设计包括有源区、栅极结构、和栅极抽头的掩模之后，在第一操作S10中，可以确定包括栅极抽头的栅极结构的尺寸，其中该栅极抽头的布局必须被改变或修改。
设计掩模可以是设计掩模中包括的每个元件的“布局”，然而，为了避免复杂，在下文中可以将其描述为“设计元件”。
在示例实施例中，栅极结构可以包括第一栅极结构和第二栅极结构，其中第一栅极结构在第一方向上延伸以与至少一个有源区部分地重叠，第二栅极结构在与第一方向基本垂直的第二方向上延伸以不与有源区重叠。
每个栅极抽头可以与有源区和第一栅极结构之间的边界区域部分地重叠。在示例实施例中，第二方向上的每个栅极抽头的宽度可以大于第二方向上的第一栅极结构的宽度。
在示例实施例中，可以通过栅极结构在基本垂直于栅极结构的延伸方向的方向上的宽度来确定包括布局必须被改变或修改的栅极抽头的栅极结构的尺寸。例如，第一栅极结构的尺寸可以被确定为等于或小于第二方向上的第一栅极结构的给定宽度的值。
在第二操作S20中，可以选择栅极结构中的具有确定的尺寸的栅极结构以及栅极抽头中的与栅极结构中的这些栅极结构重叠的栅极抽头。
例如，可以选择第一栅极结构中的在第二方向上的宽度等于或小于给定宽度的第一栅极结构，以及栅极抽头中的与第一栅极结构中的这些第一栅极结构重叠的栅极抽头。
在第三操作S30中，可以选择所选栅极抽头中的每个栅极抽头的在有源区外部的部分。
例如，当与第一栅极结构重叠的每个栅极抽头具有矩形形状时，可以将矩形形状的在有源区外部的边缘以及在第一方向上与其相邻的部分选择作为栅极抽头的必须被改变或修改的部分。
在第四操作S40中，栅极抽头的所选部分可以在一方向上延伸，使得栅极抽头的边缘可以接触另一栅极结构或另一栅极抽头。
例如，与第一栅极结构重叠的栅极抽头的所选部分的边缘可以在第一方向上延伸以接触第二栅极结构的侧壁。
替代性地，与第一栅极结构重叠的第一栅极抽头的所选部分的边缘可以在第一方向上延伸以接触与第一栅极结构重叠并在第一方向上与第一栅极抽头间隔开的第二栅极抽头的边缘。
在第五操作S50中，如果栅极抽头的延伸部分在给定长度内不接触另一栅极结构或另一栅极抽头，则可以移除该延伸部分使得所选栅极抽头可以具有原始形状。
例如，如果与第一栅极结构重叠的第一栅极抽头的延伸部分在给定长度内不接触第二栅极结构的侧壁或第二栅极抽头的边缘，则可以移除第一栅极抽头的延伸部分，使得第一栅极抽头可以具有原始形状。
通过上述操作，位于有源区和栅极结构之间的边界区域处的栅极抽头可以延伸为与栅极结构的与有源区外部的另一栅极抽头或另一栅极结构接触的部分重叠，其中栅极抽头的宽度可以大于栅极结构的宽度。
因此，当执行用于抵消在使用所设计的掩模形成光致抗蚀剂图案的光处理期间产生的光学邻近效应的光学邻近校正(OPC)时，可以用栅极抽头的具有相对大的宽度的部分代替栅极结构的具有相对小的宽度的部分，以便具有不低于给定标准尺寸的宽度。因此，在掩模制造规则检查(MRC)期间不会由于栅极结构的小部分发生错误，并且当使用掩模在衬底上实际形成栅极结构时可以确保处理余量。
图2至图5是示出根据示例实施例的设计掩模的方法的平面图。该方法可以包括与参照图1所示的设计掩模的方法的操作基本相同或相似的操作。
参照图2，可以设计包括有源区20、第一栅极结构32、第二栅极结构34、第三栅极结构36、第一栅极抽头42、第二栅极抽头44、和/或接触插塞50的第一掩模10。
多个有源区20可以在第一方向和第二方向中的每个方向上彼此间隔开。在示例实施例中，每个有源区20可以具有矩形形状，然而，本发明构思可以不限于此。有源区20外部的区域可以称为场区域。
第一栅极结构32可以在第一方向上延伸，并且可以与有源区20中的至少一个部分地重叠。第二栅极结构34可以在第一方向上延伸，并且可以与场区域重叠。第三栅极结构36可以在第二方向上延伸，并且第三栅极结构36的侧壁可以与第一栅极结构32的端部接触或部分地重叠。
第一栅极抽头42和第二栅极抽头44中的每一个可以设置在第一栅极结构32和有源区20之间的边界区域处并与该边界区域重叠。第一栅极抽头42和第二栅极抽头44中的每一个在第二方向上的宽度可以大于第一栅极结构32在第二方向上的宽度。
第一栅极抽头42可以与第一栅极结构32的与有源区20的一个边缘相邻的部分重叠，有源区20的所述一个边缘可以面向第三栅极结构36的侧壁并且在第二方向上延伸；并且第二栅极抽头44可以与第一栅极结构32的与有源区20的另一边缘相邻的部分重叠，有源区20的所述另一边缘可以与有源区20的所述一个边缘相对并且在第二方向上延伸。
在示例实施例中，第一栅极抽头42和第二栅极抽头44中的每一个可以具有矩形形状。因此，第一栅极抽头42可以包括：位于场区域中的面向第三栅极结构36的侧壁并在第二方向上延伸的第一边缘42a、位于有源区20中的与第一边缘42a相对并在第二方向上延伸的第二边缘42b、以及位于有源区20和场区域中的彼此相对并在第一方向上延伸的第三边缘42c。另外，第二栅极抽头44可包括：位于场区域中的在第二方向上延伸的第四边缘44a、位于有源区20中的与第四边缘44a相对并且在第二方向上延伸的第五边缘44b、以及位于有源区20和场区域中的彼此相对并在第一方向上延伸的第六边缘44c。
接触插塞50可以在有源区20中沿第一方向延伸，并且可以设置在第一栅极结构32的在第二方向上的相对侧中的每一侧。
参照图3，可以执行与参照图1中示出的第一操作S10、第二操作S20、第三操作S30、和第四操作S40基本相同或相似的操作。
也就是说，在确定包括布局必须被改变或修改的栅极抽头的栅极结构的尺寸之后，可以选择具有确定的尺寸的栅极结构和与这些栅极结构重叠的栅极抽头。可以选择所选栅极抽头中的每个栅极抽头的在有源区外部(例如，场区域中)的部分，并且栅极抽头的所选部分可以在一方向上延伸，使得栅极抽头的边缘可以接触另一栅极结构或另一栅极抽头。
因此，例如，在选择第一栅极结构32以及与第一栅极结构32重叠的第一栅极抽头42和第二栅极抽头44之后，第一栅极抽头42和第二栅极抽头44中的每一个在场区域中的部分可以在第一方向上延伸。
在示例实施例中，第一栅极抽头42在场区域中的部分可以在第一方向上延伸，直到第一栅极抽头42的第一边缘42a可以接触第三栅极结构36的侧壁。因此，第一边缘42a可以在第一方向上移动到第三栅极结构36的侧壁，并且第三边缘42c中的每一个可以在第一方向上延伸以具有增加的长度。
另外，第二栅极抽头44在场区域中的部分可以在第一方向上延伸到给定长度。因此，第四边缘44a可以在第一方向上移动给定长度，并且第六边缘44c中的每一个可以在第一方向上延伸以具有增加的长度。
参照图4，可以执行与第五操作S50基本相同或相似的操作。
也就是说，如果栅极抽头的延伸部分在给定长度内不接触另一栅极结构或另一栅极抽头，则可以移除该延伸部分使得所选栅极抽头可以具有原始形状。
例如，第二栅极抽头44在给定长度内不接触另一栅极结构或另一栅极抽头，因此可移除其延伸部分以具有原始形状和尺寸。也就是说，第四边缘44a可以在第一方向上移动到原始位置，并且第六边缘44c的增加后的长度可以减小到原始长度。
参照图5，可以对第一掩模10执行OPC，使得可以设计具有改变或修改的元件布局的第二掩模110。
因此，第二掩模110可以包括有源区120、第一栅极结构132、第二栅极结构134、第三栅极结构136、第一栅极抽头142、第二栅极抽头144、以及接触插塞150，这些元件的布局相比于第一掩模10中的布局发生了改变或修改。
在示例实施例中，与第三栅极结构136相邻的第一栅极抽头142的延伸部分在第二方向上的宽度可以等于或大于第一栅极结构132在第二方向上的宽度。因此，在MRC期间，不会由于第一栅极结构132的宽度小发生错误。
图6是示出当使用图5中设计的第二掩模110形成光致抗蚀剂图案时元件的布局的平面图。
参照图6，与第三栅极结构136相邻的第一栅极抽头142的延伸部分在第二方向上的宽度可以等于或大于第一栅极结构132在第二方向上的宽度，随着第一栅极抽头142的延伸部分接近第三栅极结构136，第一栅极抽头142的延伸部分在第二方向上的宽度可逐渐增加。
因此，当执行用于形成栅极结构和栅极抽头的实际图案化处理时，可以确保足够的处理余量。
图7至图9是示出根据示例实施例的设计掩模的方法的平面图。该方法可以包括与参照图2至图6示出的处理基本相同或相似的处理，并且元件的布局可以与参照图2至图6示出的布局基本相同。
参照图7，可以设计包括有源区220、第四栅极结构232、第五栅极结构234、第六栅极结构236、第三栅极抽头242、第四栅极抽头244、第五栅极抽头246、以及接触插塞250的第三掩模210。
第四栅极结构232可以在第一方向上延伸，并且可以与在第一方向上彼此间隔开的有源区220部分地重叠。第五栅极结构234可以在第一方向上延伸，并且可以与场区域重叠。第六栅极结构236可以在第二方向上延伸，并且第六栅极结构236的侧壁可以与第四栅极结构232的端部接触或部分地重叠。
第三栅极抽头242、第四栅极抽头244、和第五栅极抽头246中的每一个可以设置在第四栅极结构232和有源区220之间的边界区域处，并与第四栅极结构232和有源区220之间的边界区域重叠。
第三栅极抽头242可以与第四栅极结构232的与各有源区220中的一个有源区220的一个边缘相邻的部分重叠，所述一个有源区220的所述一个边缘可以面对第六栅极结构236的侧壁并且在第二方向上延伸，第四栅极抽头244可以与第四栅极结构232的与各有源区220中的所述一个有源区220的另一边缘相邻的部分重叠，所述一个有源区220的所述另一边缘可以与各有源区220中的所述一个有源区220的所述一个边缘相对并且在第二方向上延伸，并且第五栅极抽头246可以与第四栅极结构232的与各有源区220中的另一有源区220的一个边缘相邻的部分重叠，所述另一有源区220的所述一个边缘可以面向第四栅极抽头244并在第二方向上延伸。
在示例实施例中，第三栅极抽头242、第四栅极抽头244、和第五栅极抽头246中的每一个可以具有矩形形状。因此，第三栅极抽头242可以包括：位于场区域中的面向第六栅极结构236的侧壁并在第二方向上延伸的第七边缘242a、位于有源区220中的与第七边缘242a相对并在第二方向上延伸的第八边缘242b、以及位于有源区220和场区域中的彼此相对并在第一方向上延伸的第九边缘242c。
另外，第四栅极抽头244可包括：位于场区域中的在第二方向上延伸的第十边缘244a、位于有源区220中的与第十边缘244a相对并在第二方向上延伸的第十一边缘244b、以及位于有源区220和场区域中的彼此相对并在第一方向上延伸的第十二边缘244c。
第五栅极抽头246可包括：位于场区域中的面向第十边缘244a并在第二方向上延伸的第十三边缘246a、位于有源区220中的与第十三边缘246a相对并在第二方向上延伸的第十四边缘246b、以及位于有源区220和场区域中的彼此相对并在第一方向上延伸的第十五边缘246c。
参照图8，可以执行与参照图3示出的处理基本相同或相似的处理。
在示例实施例中，第三栅极抽头242在场区域中的部分可以在第一方向上延伸，直到第三栅极抽头242的第七边缘242a可以接触第六栅极结构236的侧壁。因此，第七边缘242a可以在第一方向上移动到第六栅极结构236的侧壁，并且第九边缘242c中的每一个可以在第一方向上延伸以具有增加的长度。
另外，第四栅极抽头244在场区域中的部分可以在第一方向上延伸，直到第四栅极抽头244的第十边缘244a可以接触第五栅极抽头246的第十三边缘246a。因此，第十边缘244a可以在第一方向上移动到第五栅极抽头246的第十三边缘246a，并且第十二边缘244c中的每一个可以在第一方向上延伸以具有增加的长度。
第五栅极抽头246可以在第一方向上延伸，使得第十三边缘246a可以移动到第四栅极抽头244的第十边缘244a，并且第十五边缘246c中的每一个可以在第一方向上延伸以具有增加的长度，这可以达成与第四栅极抽头244的延伸相同的结果。
可以执行与参照图5示出的处理基本相同或相似的处理，然而，第三栅极抽头242、第四栅极抽头244、和第五栅极抽头246可以分别接触第六栅极结构236、第五栅极抽头246、和第四栅极抽头244，因此没有部分可以移除。
参照图9，可以执行与参照图5示出的处理基本相同或相似的处理。
因此，可以对第三掩模210执行OPC，使得可以设计具有改变或修改的元件布局的第四掩模310。
因此，第四掩模310可以包括有源区320、第四栅极结构332、第五栅极结构334、第六栅极结构336、第三栅极抽头342、第四栅极抽头344、第五栅极抽头346、以及接触插塞350，其中这些元件的布局相对于第三掩模210中的布局发生了改变或修改。
在示例实施例中，与第六栅极结构336相邻的第三栅极抽头342的延伸部分在第二方向上的宽度可以等于或大于第四栅极结构332在第二方向上的宽度。另外，与第五栅极抽头346相邻的第四栅极抽头344的延伸部分在第二方向上的宽度也可以等于或大于第四栅极结构332在第二方向上的宽度。因此，在MRC期间，不会由于第四栅极结构332的宽度小发生错误。
图10是示出当使用图9中设计的第四掩模310形成光致抗蚀剂图案时元件的布局的平面图。
参照图10，与第六栅极结构336相邻的第三栅极抽头342的延伸部分在第二方向上的宽度可以等于或大于第四栅极结构332在第二方向上的宽度，随着第三栅极抽头342的延伸部分接近第六栅极结构336，第三栅极抽头342的延伸部分在第二方向上的宽度可以逐渐增加。另外，与第五栅极抽头346相邻的第四栅极抽头344的延伸部分在第二方向上的宽度也可以等于或大于第四栅极结构332在第二方向上的宽度。
因此，当执行用于形成栅极结构和栅极抽头的实际图案化处理时，可以确保足够的处理余量。
图11至图14是示出根据示例实施例的制造半导体器件的方法的平面图和截面图。具体地，图11和图13是平面图，图12和图14分别是沿图11和图13的线A-A'截取的截面图。
可以使用通过参照图2至图5所示的处理设计的第二掩模110来执行该方法。也就是说，可以使用第二掩模110在衬底或蚀刻对象层上形成光致抗蚀剂图案，并且可以使用光致抗蚀剂图案作为蚀刻掩模来图案化衬底或蚀刻对象层，以制造半导体器件。
参照图11和图12，可以在衬底500上形成隔离图案510以限定有源区505，并且可以在有源区505和隔离图案510上形成第一栅极结构552、第二栅极结构554、第三栅极结构556、第一栅极抽头562、和第二栅极抽头564。
衬底500可以包括例如硅、锗、硅-锗等的半导体材料，或者例如GaP、GaAs、GaSb等的III-V半导体化合物。在一些示例实施例中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
可以通过以下操作来形成隔离图案510：使用第一光致抗蚀剂图案(未示出)作为蚀刻掩模来蚀刻衬底500以形成沟槽，在衬底500上形成隔离层以填充沟槽，以及平坦化隔离层直到可以暴露衬底500的上表面。
可以通过以下操作来形成第一光致抗蚀剂图案：在衬底500上形成第一光致抗蚀剂层(未示出)，以及通过使用第二掩模110的光处理来图案化第一光致抗蚀剂层，其中第二掩模110包括有源区120的布局。
隔离层可以包括例如氧化硅的氧化物，并且平坦化处理可以通过例如化学机械抛光(CMP)处理和/或回蚀处理来执行。
可以在第一方向和第二方向中的每个方向上形成多个有源区505，其中第一方向和第二方向可以基本上平行于衬底500的上表面并且彼此交叉。在示例实施例中，第一方向和第二方向可以基本上彼此垂直。
可以通过以下操作来形成第一栅极结构552、第二栅极结构554、和第三栅极结构556以及第一栅极抽头562和第二栅极抽头564：在衬底500的有源区505上以及隔离图案510上顺序地堆叠栅极绝缘层、栅电极层、和栅极掩模层，使用第二光致抗蚀剂图案(未示出)作为蚀刻掩模来蚀刻栅极掩模层以形成栅极掩模，以及使用栅极掩模作为蚀刻掩模来蚀刻栅电极层和栅极绝缘层。
可以通过以下操作来形成第二光致抗蚀剂图案：在栅极掩模层上形成第二光致抗蚀剂层(未示出)，以及通过使用第二掩模110的光处理来图案化第二光致抗蚀剂层，其中第二掩模110包括第一栅极结构132、第二栅极结构134、和第三栅极结构136以及第一栅极抽头142和第二栅极抽头144的布局。
栅极绝缘层可以包括例如氧化硅的氧化物，栅电极层可以包括例如金属、金属氮化物、金属硅化物、或掺杂的多晶硅，并且栅极掩模层可以包括例如氮化硅的氮化物。
在示例实施例中，第一栅极结构552可以在第一方向上延伸，并且可以与有源区505中的至少一个有源区505部分地重叠。第二栅极结构554可以在第一方向上延伸，并且可以与场区域重叠。第三栅极结构556可以在第二方向上延伸。
第一栅极结构552可以包括顺序堆叠的第一栅极绝缘图案522、第一栅电极532、和第一栅极掩模542，第二栅极结构554可以包括顺序堆叠的第二栅极绝缘图案524、第二栅电极534、和第二栅极掩模544，并且第三栅极结构556可以包括顺序堆叠的第三栅极绝缘图案(未示出)、第三栅电极(未示出)、和第三栅极掩模(未示出)。
在示例实施例中，第一栅极抽头562和第二栅极抽头564可以形成在有源区505和隔离图案510之间的边界区域处。第一栅极抽头562和第二栅极抽头564可以通过与第一栅极结构552、第二栅极结构554、和第三栅极结构556的图案化处理相同的图案化处理来形成，因此第一栅极抽头562和第二栅极抽头564可以具有与第一栅极结构552、第二栅极结构554、和第三栅极结构556相同的堆叠结构。
也就是说，第一栅极抽头562和第二栅极抽头564中的每一个可以指示第一栅极结构552的一部分。在示例实施例中，第一栅极结构552的在有源区505的一个边缘上以及在隔离图案510上沿第一方向延伸以接触第三栅极结构556的侧壁的部分可被称为第一栅极抽头562，并且第一栅极结构552的在有源区505的另一边缘上以及在隔离图案510上沿第一方向延伸的部分可被称为第二栅极抽头564。
在示例实施例中，第一栅极抽头562和第二栅极抽头564中的每一个在第二方向上的宽度可以大于第一栅极结构552在第二方向上的宽度。因此，第一栅极抽头562和第二栅极抽头564(特别是第一栅极抽头562的与第三栅极结构556的侧壁相邻的部分)可以具有相对大的宽度，因此可以确保用于形成第一栅极抽头562的所述部分的图案化处理的处理余量。
可以将杂质注入到有源区505的与第一栅极结构552相邻的上部，以形成杂质区域(未示出)。在示例实施例中，杂质区域可以包括例如硼、铝等的p型杂质，因此第一栅极结构552和杂质区域可以形成PMOS晶体管。
在示例实施例中，通过与第一栅极结构552的其他部分相比具有相对大宽度的第一栅极抽头562和第二栅极抽头564，可以减少PMOS晶体管中的热电子引发的穿通(HEIP)现象。
虽然第一栅极抽头562沿第一方向延伸以接触第三栅极结构556，使得第一栅极结构552可以在第二方向上具有增加的宽度，但是第一栅极抽头562的延伸部分可以不在有源区505上而在隔离图案510上，因此PMOS晶体管的特性可以不改变。
参照图13和图14，可以在衬底500的有源区505和隔离图案510上形成绝缘夹层570以覆盖第一栅极结构552、第二栅极结构554、和第三栅极结构556以及第一栅极抽头562和第二栅极抽头564，并且可以穿过绝缘夹层570来形成接触插塞580以接触有源区505的上部处的杂质区。
绝缘夹层570可以包括氧化物，例如氧化硅。
可以通过以下操作形成接触插塞580：在绝缘夹层570上形成第三光致抗蚀剂图案(未示出)，使用第三光致抗蚀剂图案作为蚀刻掩模来蚀刻绝缘夹层570以形成接触孔，形成导电层来填充接触孔，以及平坦化导电层直到可以暴露绝缘夹层570的上表面。
导电层可包括例如钨、铜、铝等的金属，以及金属氮化物。
可以通过以下操作形成第三光致抗蚀剂图案：在绝缘夹层570上形成第三光致抗蚀剂层(未示出)，以及使用包括接触插塞150的布局的第二掩模110来图案化第三光致抗蚀剂层。
可以通过上述处理制造半导体器件。
图15是示出根据示例实施例的半导体器件的平面图。
可以使用参照图7至图9所示设计的第四掩模310来制造半导体器件。也就是说，可以使用第四掩模310在衬底上或在衬底上的蚀刻对象层上形成光致抗蚀剂图案，并且可以使用光致抗蚀剂图案作为蚀刻掩模来图案化衬底或蚀刻对象层以制造半导体器件。
除了栅极结构和栅极抽头之外，该半导体器件可以与通过参照图11至14所示的方法制造的半导体器件基本相同或相似。因此，相同的附图标记表示相同的元件，并且在此省略其详细描述。
参照图15，第一栅极结构552可以在彼此间隔开的多个有源区505上沿第一方向延伸。
在示例实施例中，第一栅极结构552的在有源区505的第一方向上的边缘上的部分在第二方向上的宽度可以大于第一栅极结构552在有源区505的第一方向上的中部上的部分在第二方向上的宽度。第一栅极结构552的在有源区505的第一方向上的边缘上的部分和第一栅极结构552的在第一方向上从其延伸的部分可以被称为栅极抽头。
在示例实施例中，第一栅极结构552可以包括第一栅极抽头562和第二栅极抽头564以及第三栅极抽头566。第一栅极抽头562可以是第一栅极结构552的一部分，所述第一栅极结构552的该部分在各有源区505中的一个有源区505的一个边缘上以及在隔离图案510的一部分上在第一方向上延伸以接触第三栅极结构556的侧壁；第二栅极抽头564可以是第一栅极结构552的一部分，所述第一栅极结构552的该部分在各有源区505中的所述一个有源区505的另一边缘上以及在隔离图案510的一部分上在第一方向上延伸；以及第三栅极抽头566可以是第一栅极结构552的一部分，所述第一栅极结构552的该部分在各有源区505中的另一有源区505的一个边缘上以及在隔离图案510的一部分上在第一方向上延伸。在示例实施例中，第二栅极抽头564和第三栅极抽头566可以在隔离图案510上彼此接触。
在半导体器件中，第一栅极抽头562可以形成在靠近第三栅极结构556的区域处，并且第二栅极抽头564可以在第一方向上延伸以接触第三栅极抽头566。因此，第一栅极结构552可以在隔离图案510上具有增加的宽度，使得可以增加图案化处理期间的处理余量。
虽然已经具体示出和描述了示例实施例，但是本领域普通技术人员将理解，在不脱离权利要求的精神和范围的情况下，可以在其中进行形式和细节的变化。

Claims (8)

1.一种设计掩模的方法，所述方法包括：
设计包括有源区、栅极结构、和栅极抽头的第一掩模，所述栅极结构包括在第一方向上延伸的第一栅极结构和在与所述第一方向垂直的第二方向上延伸的第二栅极结构，所述栅极抽头包括彼此间隔开的多个栅极抽头，所述栅极抽头与所述有源区和所述第一栅极结构部分地重叠；
通过在所述第一方向上延伸所述多个栅极抽头中的至少一个栅极抽头的在所述有源区的外部的部分，直到所述至少一个栅极抽头的边缘接触所述第二栅极结构或所述栅极抽头中的另一栅极抽头，来改变所述第一掩模；以及
对改变的第一掩模执行光学邻近校正以设计第二掩模。
2.根据权利要求1所述的方法，其中，所述有源区包括在所述第一方向上彼此间隔开的第一有源区和第二有源区，所述第一栅极结构在所述第一方向上延伸穿过所述第一有源区和所述第二有源区，并且
其中，所述栅极抽头包括与所述第一栅极结构和所述第一有源区部分地重叠的第一栅极抽头和与所述第一栅极结构和所述第二有源区部分地重叠的第二栅极抽头。
3.根据权利要求2所述的方法，其中，延伸所述多个栅极抽头的所述至少一个栅极抽头的所述部分包括延伸所述第一栅极抽头的一部分，使得所述第一栅极抽头的边缘接触所述第二栅极抽头的边缘。
4.根据权利要求1所述的方法，其中，在与所述第一方向垂直的所述第二方向上所述栅极抽头的宽度大于所述第一栅极结构的宽度。
5.一种设计掩模的方法，所述方法包括：
设计包括有源区、栅极结构、和栅极抽头的掩模，所述栅极结构包括在第一方向上延伸的第一栅极结构和在与所述第一方向垂直的第二方向上延伸的第二栅极结构，并且所述栅极抽头包括与所述有源区以及所述第一栅极结构部分地重叠的至少一个栅极抽头；
通过在所述第一方向上延伸所述至少一个栅极抽头的在所述有源区外部的部分来改变所述掩模，直到所述至少一个栅极抽头的边缘接触所述第二栅极结构或所述栅极抽头中的另一栅极抽头；以及
对改变的掩模执行光学邻近校正。
6.根据权利要求5所述的方法，其中，所述有源区包括在所述第一方向上彼此间隔开的第一有源区和第二有源区，所述第一栅极结构在所述第一方向上延伸穿过所述第一有源区和所述第二有源区，并且
其中，所述栅极抽头包括与所述第一栅极结构以及所述第一有源区域部分地重叠的第一栅极抽头和与所述第一栅极结构以及所述第二有源区域部分地重叠的第二栅极抽头。
7.根据权利要求6所述的方法，其中，延伸所述至少一个栅极抽头的所述部分包括延伸所述第一栅极抽头的一部分，使得所述第一栅极抽头的边缘接触所述第二栅极抽头的边缘。
8.根据权利要求5所述的方法，其中，在所述第二方向上所述至少一个栅极抽头的宽度大于所述第一栅极结构的宽度。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113451396B (zh) * 2020-03-25 2022-08-23 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070076815A (ko) * 2006-01-20 2007-07-25 주식회사 하이닉스반도체 피모스 트랜지스터 및 그의 형성방법
US7673270B1 (en) * 2007-03-13 2010-03-02 Xilinx, Inc. Method and apparatus for compensating an integrated circuit layout for mechanical stress effects

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815740B2 (en) * 2001-06-01 2004-11-09 Remec, Inc. Gate feed structure for reduced size field effect transistors
KR100674935B1 (ko) 2005-01-06 2007-01-26 삼성전자주식회사 반도체 소자의 게이트 레이아웃
CN104882442B (zh) * 2005-04-26 2018-09-11 瑞萨电子株式会社 半导体装置及其制造方法和半导体制造用掩模、光接近处理方法
KR20070078567A (ko) 2006-01-27 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US7966579B2 (en) * 2006-08-04 2011-06-21 Infineon Technologies Ag Methods of optical proximity correction
US7873929B2 (en) * 2006-08-14 2011-01-18 The Regents Of The University Of California Method, apparatus and system for designing an integrated circuit including generating at least one auxiliary pattern for cell-based optical proximity correction
KR100927403B1 (ko) * 2007-10-08 2009-11-19 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
KR20090044481A (ko) 2007-10-31 2009-05-07 주식회사 하이닉스반도체 반도체 장치
KR20110015803A (ko) 2009-08-10 2011-02-17 삼성전자주식회사 반도체 메모리 소자
US8546854B2 (en) 2010-04-30 2013-10-01 SK Hynix Inc. Semiconductor device and method for manufacturing the same
KR101718981B1 (ko) * 2010-06-30 2017-03-23 삼성전자주식회사 콘택 플러그를 포함하는 반도체 소자
KR101865840B1 (ko) 2011-08-10 2018-06-08 삼성전자주식회사 반도체 소자
KR101169354B1 (ko) 2011-08-17 2012-07-30 테세라, 인코포레이티드 반도체 패키징을 위한 전력 증폭 회로
KR101852512B1 (ko) 2012-01-03 2018-04-26 삼성전자주식회사 반도체 소자
NL2011592A (en) 2012-10-31 2014-05-06 Asml Netherlands Bv Compensation for patterning device deformation.
KR20150015949A (ko) * 2013-08-02 2015-02-11 삼성전자주식회사 트랜지스터 및 이의 제조 방법
US9665675B2 (en) * 2013-12-31 2017-05-30 Texas Instruments Incorporated Method to improve transistor matching
KR102279711B1 (ko) * 2014-03-11 2021-07-21 삼성전자주식회사 반도체 장치의 레이아웃 방법, 포토 마스크 및 이를 이용하여 제조된 반도체 장치
US20150263039A1 (en) * 2014-03-12 2015-09-17 Paramjeet Singh Standard cell layout for logic gate
US9472455B2 (en) 2014-04-07 2016-10-18 Globalfoundries Inc. Methods of cross-coupling line segments on a wafer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070076815A (ko) * 2006-01-20 2007-07-25 주식회사 하이닉스반도체 피모스 트랜지스터 및 그의 형성방법
US7673270B1 (en) * 2007-03-13 2010-03-02 Xilinx, Inc. Method and apparatus for compensating an integrated circuit layout for mechanical stress effects

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Publication number Publication date
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