KR20070078567A - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

Info

Publication number
KR20070078567A
KR20070078567A KR1020060008954A KR20060008954A KR20070078567A KR 20070078567 A KR20070078567 A KR 20070078567A KR 1020060008954 A KR1020060008954 A KR 1020060008954A KR 20060008954 A KR20060008954 A KR 20060008954A KR 20070078567 A KR20070078567 A KR 20070078567A
Authority
KR
South Korea
Prior art keywords
gate
tab
semiconductor device
tap
pmos
Prior art date
Application number
KR1020060008954A
Other languages
English (en)
Inventor
윤훈상
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060008954A priority Critical patent/KR20070078567A/ko
Publication of KR20070078567A publication Critical patent/KR20070078567A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로서, 반도체 소자의 특성 상 갑자기 높은 전압이 인가되는 PMOS 게이트 또는 코어부 내의 서브워드라인 구동부의 PMOS 게이트에서 반도체 소자의 특성이 열화되고 IDD 전류의 흐름에 문제가 발생하는 것을 해결하기 위하여, 게이트, 활성영역 및 소자분리영역이 중첩되는 영역에 게이트 탭을 적용하되 반도체 소자의 디자인 룰을 고려하여 게이트 탭의 크기를 특정함으로써, 게이트에 발생할 수 있는 스트레스를 방지할 수 있는 발명에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1 은 종래 기술에 따른 반도체 소자를 도시한 평면도.
도 2 및 도 3은 본 발명에 따른 반도체 소자를 도시한 개략도.
도 4 및 도 5는 반도체 소자의 디자인 룰이 0.30㎛로 정해질 때 게이트 탭의 크기를 나타낸 실시예를 도시한 것.
도 6 및 도 7은 본 발명에 따른 반도체 소자의 레이아웃도 및 그에 따른 시뮬레이션 결과를 도시한 것.
본 발명은 반도체 소자의 형성 방법에 관한 것으로서, 반도체 소자의 특성 상 갑자기 높은 전압이 인가되는 PMOS 게이트 또는 코어부 내의 서브워드라인 구동부의 PMOS 게이트에서 반도체 소자의 특성이 열화되고 IDD 전류의 흐름에 문제가 발생하는 것을 해결하기 위하여, 게이트, 활성영역 및 소자분리영역이 중첩되는 영역에 게이트 탭을 적용하되 반도체 소자의 디자인 룰을 고려하여 게이트 탭의 크기를 특정함으로써, 게이트에 발생할 수 있는 스트레스를 방지할 수 있는 발명에 관한 것이다.
반도체 소자의 트랜지스터 동작에 있어서, 반도체 소자 중 갑자기 높은 전압이 인가되는 PMOS 게이트 또는 코어부 내의 서브 워드라인 구동부의 PMOS 게이트에 핫 캐리어에 의한 숏 채널 효과(Short Chennel Effect)가 발생할 수 있다. 숏 채널 효과는 트랜지스터의 문턱 전압을 낮추고 게이트의 온/오프(On/Off) 기능이 제대로 수행되지 못하도록 하며, IDD 전류 흐름을 방해한다.
도 1 은 종래 기술에 따른 반도체 소자를 도시한 평면도이다.
도 1을 참조하면, 반도체 기판에 소자분리막(20)을 형성하여 활성영역(10)을 정의하고, 반도체 기판 상부에 게이트(30)을 형성한다. 다음에는, 공정으로 게이트(30) 양 옆에 소스/드레인 영역을 형성한다.
여기에서, 게이트 및 소스/드레인 영역에 전압을 인가하여 트랜지스터를 구동시킨다. 이때, 게이트에 갑자기 높은 전압이 인가되면 활성영역(10)과 게이트(30)가 중첩되는 부분에서 전자/홀 쌍(EHP : Electron-Hole Pair)(40)이 생성된다.
전자/홀 쌍(40)에서 홀(Hole)(34)은 전하를 운반하는 역할을 하지만 전자(Electron)(36)는 게이트(30)와 중첩되는 활성영역과 소자분리막의 경계면에 트랩(trap)되어 활성영역의 계면(50)을 따라서 누설 전류를 발생시키는 원인이 된다.
누설 전류는 게이트(30)의 채널 영역인 활성영역과 그와 인접한 게이트(30)의 경계면을 따라 흐르게 되어 펀치쓰루(Punch-through)를 유발하고, 유효 채널 길이를 감소키는 원인이 된다. 즉, 활성영역과 게이트(30)의 경계면의 크기에 의해 결정되는 게이트 채널 길이는 동일하나, 전기적으로는 더 짧은 채널 길이가 되는 현상이 발생한다.
상술한 바와 같이 반도체 소자 중 높은 전압이 갑자기 인가되는 PMOS 게이트 또는 코어부 내의 서브워드라인 구동부의 PMOS 게이트에 높은 전압이 인가될 경우 IDD 전류의 흐름에 문제가 발생하고, 누설 전류 및 펀치쓰루의 영향으로 반도체 소자의 특성이 열화 되며, 게이트에 스트레스가 가해지고, 반도체 소자의 형성 수율이 감소하는 문제가 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 반도체 소자 중 갑자기 높은 전압이 인가되는 PMOS 게이트 또는 코어부 내의 서브 워드라인 구동부의 PMOS 게이트에 게이트 탭을 적용하되, 반도체 소자의 디자인 룰을 고려하여 게이트 탭의 크기를 특정함으로써, 반도체 소자의 열화를 방지할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 형성 방법은
반도체 소자의 특성상 갑자기 높은 전압이 인가되는 PMOS 게이트 또는 코어부 내의 서브워드라인 구동부의 PMOS 게이트에 있어서,
상기 PMOS 게이트와 활성영역 및 소자분리영역이 모두 중첩되는 경계부의 게이트 측벽에 게이트 탭을 형성하되,
각 게이트 탭의 크기는 게이트의 선폭 및 게이트 간의 피치에 따라 조절 되며 비트라인 콘택과 소정 거리 이격된 크기로 형성하는 것을 특징으로 한다.
이때, 상기 게이트 탭에 있어서 게이트의 길이 방향으로 형성된 변을 게이트 탭의 선폭이라 하고, 게이트의 길이 방향과 수직한 방향으로 형성된 변을 게이트 탭의 길이라 할 때, 게이트 탭의 길이의 합은 상기 게이트 간의 피치의 1/2 이하로 형성하며, 상기 게이트 탭의 선폭은 게이트의 선폭 이하의 크기로 형성하고, 상기 게이트 탭 및 상기 비트라인 콘택과의 최단 거리는 상기 게이트 탭의 길이 보다 크게 형성하고, 상기 게이트 탭은 상기 게이트의 일 측벽에만 형성하거나, 상기 게이트의 양측 벽에 대칭 또는 비 대칭되는 모양으로 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자에 관하여 상세히 설명하면 다음과 같다.
도 2 및 도 3은 본 발명에 따른 반도체 소자를 도시한 개략도이다.
도 2를 참조하면, 반도체 기판(100)의 게이트(130)와 활성영역(120) 및 소자분리영역(110)이 모두 중첩되는 경계부의 게이트(130) 측벽에 사각형 모양의 게이트 탭(140)을 형성한다. 이때, 각 게이트 탭(140)의 크기는 게이트의 선폭 및 게이트 간의 피치에 따라 조절 된다. 여기서, 사각형 모양의 게이트 탭(140)에 대한 네 변을 비교하면, 게이트(130)의 길이 방향으로 형성된 변을 게이트 탭(140)의 선폭이라 하고, 게이트(130)의 길이 방향과 수직한 방향으로 형성된 변을 게이트 탭(140)의 길이라 할 때, 게이트 탭(140)의 길이의 합은 상기 게이트(130) 간의 피치의 1/2 이하로 형성하며, 게이트 탭(140)의 선폭은 게이트(130)의 선폭 보다 작은 크기로 형성하는 것이 바람직하다.
본 발명에 따른 게이트 탭(140)은 전자(Electron)들이 게이트(130), 활성영 역(120) 및 소자분리막(110)이 중첩되는 경계면에 트랩 되는 현상을 방지할 수 있도록 채널 길이를 증가시키는 역할을 한다.
또한, 반도체 소자의 디자인 룰(Design Rule)에 따라서 게이트 탭(140)은 게이트(130)의 일 측벽에만 형성하거나, 게이트(130)의 양측 벽에 대칭되는 모양 또는 비 대칭되는 모양으로 형성한다.
도 3을 참조하면, 게이트 탭(140)은 비트라인 콘택(150)과 소정 거리 이격된 크기로 형성한다. 이때, 게이트 탭(140) 및 비트라인 콘택(150) 사이의 최단 거리는 게이트 탭(140)의 길이 보다 크게 형성하는 것이 바람직하다.
도 4 및 도 5는 반도체 소자의 디자인 룰이 0.30㎛로 정해질 때 게이트 탭의 크기를 나타낸 실시예를 도시한 것이다.
도 4를 참조하면, 게이트(130)의 선 폭이 0.22㎛로 정해질 때 게이트 탭(140)의 길이는 0 ~ 80nm가 되며, 게이트 탭(140)의 선 폭은 0 ~ 0.22㎛로 결정되는 것을 알 수 있다.
도 5를 참조하면, 게이트(130)의 선 폭이 0.28㎛로 정해질 때 게이트 탭(140)의 길이는 0 ~ 20nm가 되며, 게이트 탭(140)의 선 폭은 0 ~ 0.28㎛로 결정되는 것을 알 수 있다.
도 6 및 도 7은 본 발명에 따른 반도체 소자의 레이아웃도 및 그에 따른 시뮬레이션 결과를 도시한 것이다.
도 6의 (a)는 실제 적용되는 반도체 소자의 레이아웃으로 비트라인 콘택(150)과 인접한 게이트(130)의 측벽에는 게이트 탭(140)이 형성되지 않는다. 도 6 의 (b)는 도 6의 (a)에 시뮬레이션 결과를 도시한 것으로 게이트 탭에 의해 게이트(130)의 선 폭이 부분적으로 확장된 것을 알 수 있다.
도 7의 (a) 및 (b)를 참조하면, 디자인 룰을 고려하여 게이트(130)의 양 측벽에 비 대칭 모양의 게이트 탭(140)을 형성한 것을 알 수 있다.
상술한 바와 같이, 반도체 소자 중 갑자기 높은 전압이 걸리는 게이트에 전자의 트랩을 방지할 수 있는 게이트 탭을 적용하되, 반도체 소자의 디자인 룰을 고려하여 게이트 탭의 크기를 특정함으로써, 반도체 소자의 특이 열화되는 것을 방지하면서 게이트에 발생할 수 있는 스트레스를 최소화할 수 있다.
이상에서 설명한 바와 같이, 반도체 소자 중 갑자기 높은 전압이 걸리는 게이트에 전자의 트랩을 방지할 수 있는 게이트 탭을 적용하되, 반도체 소자의 디자인 룰을 고려하여 게이트 탭의 크기를 특정함으로써, 반도체 소자의 특이 열화되는 것을 방지하면서 게이트에 발생할 수 있는 스트레스를 최소화하고, 반도체 소자의 형성 수율을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 반도체 소자의 특성 상 갑자기 높은 전압이 인가되는 PMOS 게이트 또는 코어부 내의 서브워드라인 구동부의 PMOS 게이트에 있어서,
    상기 PMOS 게이트와 활성영역 및 소자분리영역이 모두 중첩되는 경계부의 게이트 측벽에 게이트 탭을 형성하되,
    각 게이트 탭의 크기는 게이트의 선폭 및 게이트 간의 피치에 따라 조절 되며 비트라인 콘택과 소정 거리 이격된 크기로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 탭에 있어서 게이트의 길이 방향으로 형성된 변을 게이트 탭의 선폭이라 하고, 게이트의 길이 방향과 수직한 방향으로 형성된 변을 게이트 탭의 길이라 할 때, 게이트 탭의 길이의 합은 상기 게이트 간의 피치의 1/2 이하로 형성하며, 상기 게이트 탭의 선폭은 게이트의 선폭 이하의 크기로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 게이트 탭 및 상기 비트라인 콘택과의 최단 거리는 상기 게이트 탭의 길이 보다 크게 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 게이트 탭은 상기 게이트의 일 측벽에만 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 게이트 탭은 상기 게이트의 양측벽에 대칭되는 모양으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 1 항에 있어서,
    상기 게이트 탭은 상기 게이트의 양측벽에 비 대칭되는 모양으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
KR1020060008954A 2006-01-27 2006-01-27 반도체 소자의 형성 방법 KR20070078567A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060008954A KR20070078567A (ko) 2006-01-27 2006-01-27 반도체 소자의 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060008954A KR20070078567A (ko) 2006-01-27 2006-01-27 반도체 소자의 형성 방법

Publications (1)

Publication Number Publication Date
KR20070078567A true KR20070078567A (ko) 2007-08-01

Family

ID=38599517

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060008954A KR20070078567A (ko) 2006-01-27 2006-01-27 반도체 소자의 형성 방법

Country Status (1)

Country Link
KR (1) KR20070078567A (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101131550B1 (ko) * 2008-12-10 2012-04-04 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8279703B2 (en) 2009-08-10 2012-10-02 Samsung Electronics Co., Ltd. Sub-word line driver circuit and semiconductor memory device having the same
US8546854B2 (en) 2010-04-30 2013-10-01 SK Hynix Inc. Semiconductor device and method for manufacturing the same
US8823113B2 (en) 2010-06-30 2014-09-02 Samsung Electronics Co., Ltd. Gate electrode and gate contact plug layouts for integrated circuit field effect transistors
US8901646B2 (en) 2012-01-03 2014-12-02 Samsung Electronics Co., Ltd. Semiconductor device
US11068635B2 (en) 2017-11-27 2021-07-20 Samsung Electronics Co., Ltd. Method of designing a mask and method of manufacturing a semiconductor device using the same
CN116648051A (zh) * 2023-05-26 2023-08-25 长鑫存储技术有限公司 半导体结构以及存储器

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101131550B1 (ko) * 2008-12-10 2012-04-04 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8279703B2 (en) 2009-08-10 2012-10-02 Samsung Electronics Co., Ltd. Sub-word line driver circuit and semiconductor memory device having the same
US8546854B2 (en) 2010-04-30 2013-10-01 SK Hynix Inc. Semiconductor device and method for manufacturing the same
US8823113B2 (en) 2010-06-30 2014-09-02 Samsung Electronics Co., Ltd. Gate electrode and gate contact plug layouts for integrated circuit field effect transistors
US9418988B2 (en) 2010-06-30 2016-08-16 Samsung Electronics Co., Ltd. Gate electrode and gate contact plug layouts for integrated circuit field effect transistors
US8901646B2 (en) 2012-01-03 2014-12-02 Samsung Electronics Co., Ltd. Semiconductor device
US11068635B2 (en) 2017-11-27 2021-07-20 Samsung Electronics Co., Ltd. Method of designing a mask and method of manufacturing a semiconductor device using the same
CN116648051A (zh) * 2023-05-26 2023-08-25 长鑫存储技术有限公司 半导体结构以及存储器
CN116648051B (zh) * 2023-05-26 2024-05-14 长鑫存储技术有限公司 半导体结构以及存储器

Similar Documents

Publication Publication Date Title
KR20070078567A (ko) 반도체 소자의 형성 방법
KR20080010884A (ko) 반도체 소자 및 그의 형성 방법
KR20130019242A (ko) 반도체 소자 및 그 제조방법
KR20080061989A (ko) 반도체 소자 및 그의 제조 방법
US8697527B2 (en) Semiconductor device and method for manufacturing the same
KR100882797B1 (ko) 반도체 장치 및 그 제조 방법
KR100905776B1 (ko) 반도체 소자의 제조방법
KR100720475B1 (ko) 트랜지스터 및 그 형성방법
KR100728966B1 (ko) 피모스 트랜지스터
KR101131550B1 (ko) 반도체 소자 및 그 제조 방법
US20130240997A1 (en) Contact bars for modifying stress in semiconductor device and related method
KR20090036283A (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
KR100525111B1 (ko) 반도체 소자
KR100709437B1 (ko) 반도체 소자
KR101159690B1 (ko) 확장된 활성영역을 갖는 피모스 트랜지스터
KR20080084296A (ko) 반도체 소자의 리세스 게이트 형성방법
KR100537274B1 (ko) 반도체 소자
CN109545746B (zh) 具有锗硅源漏的pmos管的制造方法
KR101087780B1 (ko) 반도체 소자 및 그 형성방법
KR100818110B1 (ko) 반도체 소자 및 그의 제조 방법
KR101001640B1 (ko) 반도체 소자 및 그의 제조방법
KR20060093478A (ko) 반도체 소자
KR20100124576A (ko) 반도체 장치
KR100745949B1 (ko) 반도체 소자
KR20080061990A (ko) 반도체 소자

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination