KR101001640B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 트랜지스터의 동작 특성을 개선하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 반도체 기판의 활성 영역 상에 형성된 게이트와, 상기 게이트 일측 아래의 반도체 기판 부분 내에 상기 게이트의 일측과 오버랩되어 형성된 포켓 이온주입 영역과, 상기 게이트 일측의 반도체 기판 부분 내에 형성된 드레인 영역 및 상기 게이트 타측의 반도체 기판 부분 내에 상기 게이트와 이격되어 형성된 소오스 영역을 포함한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, 트랜지스터의 동작 특성을 개선하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화 추세에 부합하여 디자인 룰이 감소함에 따라, 최근에는, 셀의 문턱전압 타켓을 맞추기 위해 셀의 문턱전압 이온주입의 도우즈량을 증가시키고 있는 추세이다.
하지만, 이러한 현상은 소자가 고집적화가 되어감에 따라 셀의 누설전류 증가 및 문턱전압이 급격히 낮아지는, 이른바 단채널효과의 원인이 되며, 또한, 전기장(Electron Field) 증가에 따른 접합 누설전류 증가 현상을 발생시켜 소자의 리프레쉬(Refresh) 특성을 열화시키게 된다.
한편, 최근에는 반도체 소자의 고집적화에 따른 소자의 전기적 특성 저하 문제를 방지하기 위한 다양한 기술들이 제안되고 있으며, 그 일환으로서, 트랜지스터의 바디 부분을 플로팅 시키는 방법이 제안된 바 있다.
이하에서는, 트랜지스터의 바디 부분이 플로팅된 종래 기술에 따른 반도체 소자에 대해 간략하게 설명하도록 한다.
반도체 기판 내에 활성 영역을 정의하는 소자분리막이 형성되며, 상기 소자분리막의 저면과 유사한 깊이의 반도체 기판 부분 내에 N형 이온주입층이 형성된다. 그리고, 상기 소자분리막에 의해 정의된 활성 영역 상에 게이트가 형성되며, 상기 게이트 양측의 반도체 기판 부분 내에 소오스 영역 및 드레인 영역이 형성된다. 그 결과, 상기 소자분리막과 N형 이온주입층에 의해 트랜지스터의 바디 부분이 차단되어 플로팅된다.
이 경우에는, 상기 트랜지스터의 쓰기 동작시 전자 홀 쌍이 생성되어 바디 전압이 증가된다. 그리고, 이렇게 생성된 전자 홀 쌍들이 바디 내로 흘러 양의 전압이 증가하며, 이로 인해, Vbs가 증가하여 트랜지스터의 읽기 동작시의 전류 차이를 통해 데이타를 인식할 수 있는 것이다.
그러나, 전술한 종래 기술의 경우에는 상기 트랜지스터의 쓰기 및 읽기 동작시 특성을 개선하기 위해 상기 전자 홀 쌍을 많이 생성해야 하며, 이 때문에, 소오스 영역의 특성이 열악해지는 문제점이 발생한다.
즉, 전술한 종래 기술의 경우에는, 상기 트랜지스터의 쓰기 및 읽기 동작 특성을 개선하기 위해 임팩트 이온주입, 예컨대, 포켓 이온주입 공정을 수행하는데, 이렇게 하면, 드레인 영역에서는 핫 캐리어 효과가 크게 발생되어 유리해진 반면에 소오스 영역에서는 그 특성이 열악해져 정상적인 동작이 어렵게 된다. 그 결과, 트랜지스터의 동작 특성이 저하되어 반도체 소자의 특성 및 신뢰성이 열화된다.
본 발명은 트랜지스터의 동작 특성을 개선할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자는, 반도체 기판의 활성 영역 상에 형성된 게이트와, 상기 게이트 일측 아래의 반도체 기판 부분 내에 상기 게이트의 일측과 오버랩되어 형성된 포켓 이온주입 영역과, 상기 게이트 일측의 반도체 기판 부분 내에 형성된 드레인 영역 및 상기 게이트 타측의 반도체 기판 부분 내에 상기 게이트와 이격되어 형성된 소오스 영역을 포함한다.
상기 반도체 기판 내에 활성 영역을 정의하도록 형성된 소자분리막 및 상기 소자분리막의 저면과 유사한 깊이의 반도체 기판 부분 내에 상기 소자분리막과 접하도록 형성되어, 상기 게이트 아래의 반도체 기판 부분을 차단시키는 매몰형 N형 이온주입층을 더 포함한다.
상기 드레인 영역은 상기 게이트의 일측과 오버랩되도록 형성된다.
상기 게이트 일측의 반도체 기판 부분 내에 상기 게이트와 이격되어 형성된 제1 LDD영역 및 상기 게이트 타측의 반도체 기판 부분 내에 형성된 제2 LDD영역을 더 포함한다.
상기 제2 LDD영역은 상기 게이트의 타측과 오버랩되도록 형성된다.
또한, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판의 활성 영역 상에 게이트를 형성하는 단계와, 상기 게이트가 형성된 반도체 기판에 대해 경사 이온주입 방식으로 1차 이온주입 공정을 수행하여, 상기 게이트 일측의 반도체 기판 부분 내에 상기 게이트의 일측과 오버랩되는 포켓 이온주입 영역을 형성하는 단계 및 상기 포켓 이온주입 영역이 형성된 반도체 기판에 대해 2차 이온주입 공정을 수행하여, 상기 게이트 일측의 반도체 기판 부분 내에 상기 드레인 영역을 형성함과 동시에 상기 게이트 타측의 반도체 기판 부분 내에 상기 게이트와 이격되는 소오스 영역을 형성하는 단계를 포함한다.
상기 게이트를 형성하는 단계 전, 상기 반도체 기판 내에 활성 영역을 정의하는 소자분리막을 형성하는 단계 및 상기 소자분리막의 저면과 유사한 깊이의 반도체 기판 부분 내에 상기 소자분리막과 접하여 상기 게이트 아래의 반도체 기판 부분을 차단시키는 매몰형 N형 이온주입층을 형성하는 단계를 더 포함한다.
상기 게이트를 형성하는 단계 후, 그리고, 상기 1차 이온주입 공정을 수행하여 포켓 이온주입 영역을 형성하는 단계 전, 상기 게이트가 형성된 반도체 기판에 대해 상기 1차 이온주입 공정과 서로 반대 방향의 틸트를 갖는 경사 이온주입 방식으로 LDD 이온주입 공정을 수행하여, 상기 게이트 일측의 반도체 기판 부분 내에 상기 게이트와 이격되는 제1 LDD영역을 형성함과 동시에 상기 게이트 타측의 반도체 기판 부분 내에 제2 LDD영역을 형성하는 단계를 더 포함한다.
상기 제2 LDD영역은 상기 게이트의 타측과 오버랩되도록 형성한다.
상기 1차 이온주입 공정은 10∼30°의 틸트를 갖는 경사 이온주입 방식으로 수행한다.
상기 2차 이온주입 공정은 상기 1차 이온주입 공정보다 큰 틸트를 갖는 경사 이온이온주입 방식으로 수행한다.
상기 2차 이온주입 공정은 45∼70°의 틸트를 갖는 경사 이온주입 방식으로 수행한다.
상기 드레인 영역은 상기 게이트의 일측과 오버랩되도록 형성한다.
본 발명은 경사 이온주입 방식으로 이온주입 공정을 수행해서 드레인 영역이 형성되는 반도체 기판 부분 내에만 선택적으로 게이트의 일측과 오버랩되는 포켓 이온주입 영역을 형성함으로써, 상기 드레인 영역에서의 핫 캐리어 효과를 개선하여 전자 홀 쌍을 많이 생성할 수 있으며, 이를 통해, 트랜지스터의 동작 특성을 개선할 수 있다.
또한, 본 발명은 상기 포켓 이온주입 영역이 드레인 영역이 형성되는 반도체 기판 부분 내에만 선택적으로 형성될 뿐 소오스 영역이 형성되는 반도체 기판 부분 내에는 형성되지 않으므로, 소오스 영역에서의 특성을 개선할 수 있으며, 따라서, 본 발명은 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도이다.
도시된 바와 같이, 반도체 기판(100) 내에 활성 영역을 정의하는 소자분리막(105)이 형성되어 있으며, 상기 소자분리막(105)의 저면과 유사한 깊이의 반도체 기판(100) 부분 내에 매몰형 N형 이온주입층(110)이 형성되어 있다. 상기 N형 이온주입층(110)은 상기 소자분리막(105)의 하단부와 접하도록 형성되어, 상기 반도체 기판(100)의 활성 영역 부분을 차단시키는 역할을 한다.
상기 반도체 기판(100)의 활성 영역 상에 게이트 절연막(112), 게이트 도전막(114) 및 게이트 하드마스크막(116)을 포함하는 게이트(120)가 형성되어 있다. 상기 게이트 도전막(114)은, 예컨대, 폴리실리콘막과 금속계막의 적층 구조를 포함한다. 상기 게이트(120)의 양측벽에 스페이서(160)가 형성되어 있다.
상기 게이트(120) 일측의 반도체 기판(100) 부분 내에 상기 게이트(120)와 이격되도록 제1 LDD영역(130a)이 형성되어 있으며, 상기 게이트(120) 타측의 반도체 기판(100) 부분 내에 제2 LDD영역(130b)이 형성되어 있다. 상기 제2 LDD영역(130b)은 상기 게이트(120)의 타측과 오버랩되도록, 예컨대, 1∼100㎚ 정도 오버랩되도록 형성되어 있다.
상기 게이트(120) 일측 아래의 반도체 기판(100) 부분 내에 상기 게이트(120)의 일측과 오버랩되는 포켓 이온주입 영역(140a)이 형성되어 있다. 그리고, 상기 게이트(120) 일측의 반도체 기판(100) 부분 내에 상기 포켓 이온주입 영역(140a)과 콘택하는 드레인 영역(150a)이 형성되어 있으며, 상기 게이트(120) 타측의 반도체 기판(100) 부분 내에 상기 상기 제2 LDD영역(130b)과 콘택하며 상기 게이트(120)와 이격되는 소오스 영역(150b)이 형성되어 있다. 상기 드레인 영역(150a)은 상기 포켓 이온주입 영역(140a)을 완전히 가리지 않는 범위 내에서 상기 게이트(120)의 일측과 오버랩되도록 형성되는 것도 가능하다.
여기서, 본 발명의 실시예에 따른 반도체 소자는 상기 드레인 영역(150a)이 형성되는 게이트(120) 일측의 반도체 기판(100) 부분 내에 형성된 포켓 이온주입 영역(140a)을 포함하며, 상기 포켓 이온주입 영역(140a)에 의해 상기 드레인 영역(150a)에서의 핫 캐리어 효과가 개선되어 전자 홀 쌍을 많이 생성할 수 있다. 따라서, 본 발명은 트랜지스터의 동작 특성을 개선할 수 있다.
또한, 본 발명의 실시예에서는 상기 포켓 이온주입 영역(140a)이 상기 드레인 영역(150a)이 형성되는 반도체 기판(100) 부분 내에만 선택적으로 형성되므로, 상기 포켓 이온주입 영역(140a)으로 인한 소오스 영역(150b)의 특성 저하를 방지할 수 있으며, 그래서, 본 발명은, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
게다가, 본 발명의 실시예에서는 상기 소오스 영역(150b)과 콘택하는 제2 LDD영역(130b)이 상기 게이트(120)와 오버랩되도록 형성되어 게이트(120)와의 오버랩 마진이 증가됨으로써, 커런트를 증가시키고 전계를 증가시킬 수 있으며, 그러므로, 본 발명은 상기 소오스 영역(150b)의 특성을 효과적으로 개선할 수 있다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(100)을 식각하여 트렌치를 형성한 후, 상기 트렌치를 절연막, 예컨대, HDP막으로 매립하여 상기 반도체 기판(100) 내에 활성 영역을 정의하는 소자분리막(105)을 형성한다. 상기 소자분리막(105)이 형성된 반도체 기판 상에 버퍼 산화막(도시안됨)을 형성한 다음, N형 이온주입 공정을 수행하여 반도체 기판(100) 내에 매몰형 N형 이온주입층(110)을 형성한다.
상기 N형 이온주입층(110)은 상기 소자분리막(105)의 저면과 유사한 깊이, 예컨대, 상기 소자분리막(105)의 저면으로부터 ±100∼1000Å 깊이의 반도체 기판(100) 부분 내에 상기 소자분리막(105)과 접하도록 형성하며, 그 결과, 반도체 기판(100)의 활성 영역은 상기 소자분리막(105)과 N형 이온주입층(110)에 의해 차단된다.
이어서, 상기 반도체 기판(100) 표면에 형성된 자연 산화막 및 상기 버퍼 산화막을 제거하기 위한 클리닝 공정을 수행한다.
도 2b를 참조하면, 반도체 기판(100) 상에 게이트 절연막(112)과 게이트 도전막(114) 및 게이트 하드마스크막(116)을 차례로 형성한다. 상기 게이트 도전막(114)은, 예컨대, 폴리실리콘막과 금속계막의 적층 구조로 형성한다. 그런 다음, 상기 게이트 하드마스크막(116)과 게이트 도전막(114) 및 게이트 절연막(112)을 식각하여 상기 반도체 기판(100)의 활성 영역 상에 게이트(120)를 형성한다.
도 2c를 참조하면, 상기 게이트(120)가 형성된 반도체 기판(100)에 대해, 예컨대, 5∼40°의 틸트를 갖는 경사 이온주입 방식으로 LDD 이온주입 공정(LDD)을 수행한다. 그래서, 상기 게이트(120) 일측의 반도체 기판(100) 부분 내에 상기 게이트(120)와 이격되는 제1 LDD영역(130a)을 형성함과 동시에 상기 게이트(120) 타 측의 반도체 기판(100) 부분 내에 제2 LDD영역(120b)을 형성한다. 상기 제2 LDD영역(130b)은 상기 게이트(120)의 타측과 1∼100㎚ 정도 오버랩되도록 형성된다.
도 2d를 참조하면, 상기 제1 및 제2 LDD영역(130a, 130b)이 형성된 반도체 기판(100)에 대해 상기 LDD 이온주입 공정과 반대 방향의 틸트를 갖는 경사 이온주입 방식으로 1차 이온주입 공정(140)을 수행한다. 상기 1차 이온주입 공정(140)은, 예컨대, 10∼30°의 틸트(θ1)를 갖는 경사 이온주입 방식으로 수행하며, 1.0×1012㎠ 정도의 도우즈로 수행한다.
그 결과, 상기 게이트(120) 일측의 반도체 기판(100) 부분 내에 상기 게이트(120)의 일측과 오버랩되는 제1 포켓 이온주입 영역(140a)이 형성된다. 이때, 상기 1차 이온주입 공정(140)시 상기 게이트(120)의 타측의 반도체 기판(100) 부분 내에 상기 게이트(120)의 타측과 이격되는 제2 포켓 이온주입 영역(140b)이 형성되는 것도 가능하다.
도 2e를 참조하면, 상기 1차 이온주입 공정이 수행된 반도체 기판(100)에 대해 상기 1차 이온주입 공정과 같은 방향의 틸트를 갖는 경사 이온주입 방식으로 2차 이온주입 공정(150)을 수행한다. 상기 2차 이온주입 공정(150)은 상기 1차 이온주입 공정시보다 큰 틸트, 예컨대, 45∼70°의 틸트(θ2)를 갖는 경사 이온이온주입 방식으로 수행하며, 상기 1차 이온주입 공정시보다 높은 도우즈, 바람직하게, 1.0×1015㎠ 정도의 도우즈로 수행한다.
그 결과, 상기 게이트(120) 일측의 반도체 기판(100) 부분 내에 상기 제1 포 켓 이온주입 영역(140a)과 콘택하는 드레인 영역(150a)이 형성됨과 동시에, 상기 게이트(120) 타측의 반도체 기판(100) 부분 내에 상기 게이트(120)의 타측과 이격되는 소오스 영역(150b)가 형성된다. 이때, 상기 게이트(120) 타측의 제2 포켓 이온주입 영역이 소오스 영역(150b) 부분으로 변환되어 사라진다.
여기서, 본 발명은 상기 2차 이온주입 공정(150)을 상기 1차 이온주입 공정시보다 큰 틸트(θ2)를 갖는 경사 이온주입 방식으로 수행하기 때문에, 상기 드레인 영역(150a)이 상기 게이트(120) 일측의 제1 포켓 이온주입 영역(140a)을 완전히 가리지 않는 범위 내에서 상기 게이트(120)의 일측과 오버랩되도록 형성되는 것이 가능하다.
또한, 본 발명은 상기 2차 이온주입 공정(150)을 상기 1차 이온주입 공정시보다 높은 도우즈로 수행하기 때문에, 상기 게이트(120) 타측의 제2 포켓 이온주입 영역이 보다 고농도를 갖는 소오스 영역(150b)으로 변환되며, 따라서, 본 발명은 상기 드레인 영역(150a)이 형성되는 반도체 기판(100) 부분 내에만 선택적으로 제1 포켓 이온주입 영역(140a)을 형성할 수 있다.
도 2f를 참조하면, 상기 소오스 영역(150b) 및 드레인 영역(150a)이 형성된 반도체 기판(100)의 결과물 상에 스페이서용 절연막을 형성한 후, 상기 스페이서용 절연막을 비등방성 식각하여 상기 게이트(120)의 양측벽에 스페이서(160)를 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
본 발명의 실시예에 따르면, 드레인 영역이 형성되는 게이트 일측의 반도체 기판 부분 내에 선택적으로 상기 게이트와 오버랩되는 포켓 이온주입 영역을 형성하고, 상기 게이트 타측의 반도체 기판 부분 내에 상기 게이트와 이격되는 소오스 영역을 형성한다.
이렇게 하면, 상기 포켓 이온주입 영역이 상기 드레인 영역이 형성되는 게이트 일측의 반도체 기판 부분 부분 내에만 선택적으로 형성됨으로써, 상기 드레인 영역에서의 핫 캐리어 효과가 개선되어 전자 홀 쌍을 많이 생성할 수 있으며, 이를 통해, 본 발명은 트랜지스터의 동작 특성을 개선할 수 있다. 또한, 상기 포켓 이온주입 영역이 소오스 영역이 형성되는 반도체 기판 부분에는 형성되지 않으므로, 본 발명은 상기 포켓 이온주입 영역으로 인해 유발되는 소오스 영역의 특성 열화를 방지하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 105 : 소자분리막
110 : N형 이온주입층 112 : 게이트 절연막
114 : 게이트 도전막 116 : 게이트 하드마스크막
120 : 게이트 LDD : LDD 이온주입 공정
130a : 제1 LDD영역 130b : 제2 LDD영역
140 : 1차 이온주입 공정 140a : 제1 포켓 이온주입 영역
140b : 제2 포켓 이온주입 영역 150 : 2차 이온주입 공정
150a : 드레인 영역 150b : 소오스 영역
160 : 스페이서

Claims (13)

  1. 반도체 기판의 활성 영역 상에 형성된 게이트;
    상기 게이트 일측 아래의 반도체 기판 부분 내에 상기 게이트의 일측과 오버랩되어 형성된 포켓 이온주입 영역;
    상기 게이트 일측의 반도체 기판 부분 내에 형성된 드레인 영역; 및
    상기 게이트 타측의 반도체 기판 부분 내에 상기 게이트와 이격되어 형성된 소오스 영역;
    을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 반도체 기판 내에 활성 영역을 정의하도록 형성된 소자분리막; 및
    상기 소자분리막의 저면과 유사한 깊이의 반도체 기판 부분 내에 상기 소자분리막과 접하도록 형성되어, 상기 게이트 아래의 반도체 기판 부분을 차단시키는 매몰형 N형 이온주입층;
    을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 드레인 영역은 상기 게이트의 일측과 오버랩되도록 형성된 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 게이트 일측의 반도체 기판 부분 내에 상기 게이트와 이격되어 형성된 제1 LDD영역; 및
    상기 게이트 타측의 반도체 기판 부분 내에 형성된 제2 LDD영역;
    을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제2 LDD영역은 상기 게이트의 타측과 오버랩되도록 형성된 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판의 활성 영역 상에 게이트를 형성하는 단계;
    상기 게이트가 형성된 반도체 기판에 대해 경사 이온주입 방식으로 1차 이온주입 공정을 수행하여, 상기 게이트 일측의 반도체 기판 부분 내에 상기 게이트의 일측과 오버랩되는 포켓 이온주입 영역을 형성하는 단계; 및
    상기 포켓 이온주입 영역이 형성된 반도체 기판에 대해 2차 이온주입 공정을 수행하여, 상기 게이트 일측의 반도체 기판 부분 내에 드레인 영역을 형성함과 동시에 상기 게이트 타측의 반도체 기판 부분 내에 상기 게이트와 이격되는 소오스 영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 게이트를 형성하는 단계 전,
    상기 반도체 기판 내에 활성 영역을 정의하는 소자분리막을 형성하는 단계; 및
    상기 소자분리막의 저면과 유사한 깊이의 반도체 기판 부분 내에 상기 소자분리막과 접하여 상기 게이트 아래의 반도체 기판 부분을 차단시키는 매몰형 N형 이온주입층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 게이트를 형성하는 단계 후, 그리고, 상기 1차 이온주입 공정을 수행하여 포켓 이온주입 영역을 형성하는 단계 전,
    상기 게이트가 형성된 반도체 기판에 대해 상기 1차 이온주입 공정과 서로 반대 방향의 틸트를 갖는 경사 이온주입 방식으로 LDD 이온주입 공정을 수행하여, 상기 게이트 일측의 반도체 기판 부분 내에 상기 게이트와 이격되는 제1 LDD영역을 형성함과 동시에 상기 게이트 타측의 반도체 기판 부분 내에 제2 LDD영역을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제2 LDD영역은 상기 게이트의 타측과 오버랩되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 6 항에 있어서,
    상기 1차 이온주입 공정은 10∼30°의 틸트를 갖는 경사 이온주입 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 6 항에 있어서,
    상기 2차 이온주입 공정은 상기 1차 이온주입 공정보다 큰 틸트를 갖는 경사 이온이온주입 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 2차 이온주입 공정은 45∼70°의 틸트를 갖는 경사 이온주입 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 6 항에 있어서,
    상기 드레인 영역은 상기 게이트의 일측과 오버랩되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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