KR20060093478A - 반도체 소자 - Google Patents

Abstract

본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 기판에 구비된 활성영역; 상기 활성영역과 교차되되, 상기 교차하는 활성영역과 이웃한 활성영역으로부터 그 단부가 소정거리 이격된 리세스게이트; 및 상기 리세스게이트와 중첩되도록 상기 활성영역의 단축방향으로 연장되되, 상기 중첩되는 부분에서 중첩도가 최대가 되도록 굴곡을 가지는 게이트라인을 포함하는 것을 특징으로 하는 반도체 소자에 관한 것이다. 본 발명의 반도체 소자에서는 노광장비의 한계로 인하여 활성영역에 리세스게이트 또는 게이트라인을 정확히 배열하지 못함으로써 발생할 수 있는 소자 성능 저하 문제가 해결될 수 있다.

리세스게이트, 활성영역, 게이트라인

Description

반도체 소자{Semiconductor Device}

도 1a 및 도 1b는 종래 리세스게이트 형성 방법상의 문제점을 보여주는 모식도이고,

도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 제조 과정을 보여주는 모식도이다.

<도면의 주요 부분에 대한 부호 설명>

11a,11b,21a,21b ; 활성영역, 12,22 ; 리세스게이트,

13,23 ; 게이트라인, 14,24 ; 저장전극 노드

본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 활성영역 내에 원하는 활성영역 상에만 형성되는 짧은 길이의 리세스게이트와 상기 리세스게이트 상부에 형성된 굴곡된 형태의 게이트라인을 포함하는 것을 특징으로 하는 반도체 소자에 관한 것이다.

디자인 룰(design rule)이 100 nm 이하로 내려감에 따라 기판의 도핑농도가 급격하게 증가되면서 종래 기술에 따른 방법으로는 누설 전류 역시 증가하게 되고, 그 결과 충분한 데이터 리텐션 타임을 갖는 트랜지스터의 제작이 어렵게 된다. 즉, 반도체가 나노공정으로 가면서 소자의 채널(channel) 확보가 문제가 되고 있으며, 이에 따라 채널이 짧아서 원하지 않는 터널링(tunneling)이 발생함으로써 소자의 오동작을 유발시킨다. 이러한 문제점을 해결하기 위하여 트랜지스터의 채널이 형성되는 부분을 식각하여 트랜지스터의 유효 게이트 길이를 증가시킴으로써 채널 길이를 확보할 수 있는 리세스게이트(recess gate)를 형성한다.

그러나, 리세스게이트를 적용함에 있어서 몇 가지 문제점이 발생하게 되는데, 첫 번째는 패턴 자체에 따른 것으로서 게이트라인보다 작게 패턴을 해야 하기 때문에 발생하는 해상력의 극복이 문제이고, 두 번째는 하층과의 중첩 정확도가 문제가 된다. 구체적으로, 도 1a 및 도 1b를 참조하면, 게이트라인(13)과 리버스된 리세스게이트(12)를 형성함에 있어서 다른 셀의 활성영역(11b)과 리세스게이트와의 중첩 정확도(A)가 낮을 경우 상기 이웃하는 셀의 활성영역에 손상을 주게 되고(C) 이에 따라 소자가 오동작을 하게 될 가능성이 존재하게 된다. 또한, 리세스게이트(12) 형성 후 정상 게이트라인(13)과의 중첩 정확도(B)가 낮음으로 인하여 보이드(void)가 발생하는 등의 문제(D)도 초래될 수 있다.

본 발명은 상기와 같은 종래 반도체 소자의 문제점을 해결하기 위하여 안출된 것으로서, 원하는 활성영역 상에만 형성되는 짧은 길이의 리세스게이트를 형성하고 상기 리세스게이트 상부에 굴곡된 형태의 게이트라인을 형성하여 리세스게이트와 게이트라인이 정확하게 중첩되어 있는 반도체 소자를 제공하는 것을 그 목적 으로 한다.

상기 목적을 달성하기 위하여, 본 발명은 반도체 기판에 구비된 활성영역; 상기 활성영역과 교차되되, 상기 교차하는 활성영역과 이웃한 활성영역으로부터 그 단부가 소정거리 이격된 리세스게이트; 및 상기 리세스게이트와 중첩되도록 상기 활성영역의 단축방향으로 연장되되, 상기 중첩되는 부분에서 중첩도가 최대가 되도록 굴곡을 가지는 게이트라인을 포함하는 반도체 소자를 제공한다.

이하, 본 발명을 상세히 설명한다.

본 발명의 반도체 소자는

1) 반도체 기판에 구비된 활성영역;

2) 상기 활성영역과 교차되되, 상기 교차하는 활성영역과 이웃한 활성영역으로부터 그 단부가 소정거리 이격된 리세스게이트; 및

3) 상기 리세스게이트와 중첩되도록 상기 활성영역의 단축방향으로 연장되되, 상기 중첩되는 부분에서 중첩도가 최대가 되도록 굴곡을 가지는 게이트라인을 포함한다.

도 2a를 참조하면, 반도체 기판(미도시) 상부에 활성영역(21a,21b)을 정의한 후, 원하는 활성영역(21a)과 교차되게 리세스게이트(22)를 형성한다. 이때, 상기 리세스게이트(22)의 단부는 교차하는 활성영역(21a)과 이웃한 활성영역(21b)으로부터 소정거리 이격되어, 상기 리세스게이트(22)와 인접하는 활성영역(21b)간의 분리 공간 마진(A')을 최대한 확보한다.

도 2b를 참조하면, 상기에서 형성된 리세스게이트(22) 상부에 굴곡된 형태의 게이트라인(23)을 형성하여 리세스게이트와 게이트라인을 중첩시킨다. 이때, 게이트라인(23)에 굴곡을 주어 상기 리세스게이트(22)와 게이트라인(23)이 중첩되는 부분에서의 중첩도가 최대가 되도록 중첩 마진을 최대한 확보함으로써, 중첩이 제대로 되지 않아 보이드가 발생하는 등과 같은 종래 반도체 소자의 문제점을 해결할 수 있다.

상기에서 살펴본 바와 같이, 본 발명의 반도체 소자에서는 노광장비의 한계로 인하여 활성영역에 리세스게이트 또는 게이트라인을 정확히 배열하지 못함으로써 발생할 수 있는 소자 성능 저하 문제가 해결될 수 있다.

Claims (1)

1) 반도체 기판에 구비된 활성영역;

2) 상기 활성영역과 교차되되, 상기 교차하는 활성영역과 이웃한 활성영역으로부터 그 단부가 소정거리 이격된 리세스게이트; 및

3) 상기 리세스게이트와 중첩되도록 상기 활성영역의 단축방향으로 연장되되, 상기 중첩되는 부분에서 중첩도가 최대가 되도록 굴곡을 가지는 게이트라인을 포함하는 것을 특징으로 하는 반도체 소자.

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