KR101131550B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

반도체 소자로서, 반도체 기판 상에 형성된 소자 분리막, 소자 분리막에 의해 정의되는 활성영역, 활성영역과 중첩되도록 형성되는 적어도 하나의 게이트 라인, 게이트 라인과 중첩되는 활성영역의 제 1 경계면에 형성된 적어도 하나의 제 1 액티브 탭 및 제 1 경계면과 대향하는 제 2 경계면 상에 게이트 라인으로부터 연장되어 형성되는 제 1 게이트 탭을 포함한다.
HEIP, 탭, 중첩

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Fabrication Method Thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 고집적 반도체 소자에서 HEIP(Hot Electron Induced Punch-through) 현상을 억제할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 점차 고집적화되고 있으며, 이에 따라, 채널 길이가 점차 짧아지고 트랜지스터의 문턱전압 또한 낮아지고 있다.
이러한 내로우 이펙트(Narrow effect)에 의해, 특히 반도체 집적 회로의 주변회로 지역에 형성되는 워드라인에서 HEIP(Hot Electron Induced Punch-through) 현상이 발생한다. 즉, 활성영역과 워드라인이 중첩되는 부분에서 부수적인 전자들이 생성되는데, 이러한 전자들이 워드라인과 중첩되는 활성 영역과 소자분리막의 경계면에 트랩(trap)되어 활성영역의 계면을 따라 누설 전류가 발생한다.
이러한 HEIP 현상은 채널 길이를 더욱 감소시키고 문턱전압을 더욱 낮추는 결과를 가져오며, 심한 경우 트랜지스터의 원치 않는 턴-온 현상이 유발될 수도 있다.
따라서, 스탠바이 상태에서 오프-누설전류가 증가되어 전력 소모가 증가함은 물론 동작 속도가 저하되거나 오동작하는 문제점이 있다.
이러한 문제를 해결하기 위해, 소스와 드레인 영역의 도핑 농도를 제어하여 HEIP 현상을 억제고자 하는 시도가 있었으나, HEIP 현상을 완전히 억제하기는 어려운 상황이다.
본 발명은 상술한 문제점 및 단점을 해결하기 위하여 안출된 것으로서, 게이트 탭과 액티브 탭을 이용하여 반도체 소자의 유효 채널 길이를 확보할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자는 반도체 기판 상에 형성된 소자 분리막; 상기 소자 분리막에 의해 정의되는 활성영역; 상기 활성영역과 중첩되도록 형성되는 적어도 하나의 게이트 라인; 상기 게이트 라인과 중첩되는 상기 활성영역의 제 1 경계면에 형성된 적어도 하나의 제 1 액티브 탭; 및 상기 제 1 경계면과 대향하는 제 2 경계면 상에 상기 게이트 라인으로부터 연장되어 형성되는 제 1 게이트 탭;을 포함한다.
한편, 본 발명의 다른 실시예에 의한 반도체 소자는 반도체 기판 상에 형성된 소자 분리막; 상기 소자 분리막에 의해 정의되는 활성영역; 상기 활성영역과 중첩되도록 형성되는 적어도 하나의 게이트 라인; 상기 게이트 라인과 중첩되는 상기 활성영역의 제 1 경계면 및 상기 제 1 경계면에 대향하는 제 2 경계면 각각에 형성된 액티브 탭; 및 상기 액티브 탭과 중첩되어 상기 게이트 라인으로부터 연장되어 형성되는 게이트 탭;을 포함한다.
그리고, 본 발명의 일 실시예에 의한 반도체 소자 제조 방법은 반도체 기판 상에 소자 분리막을 형성하여, 제 1 경계면에 제 1 액티브 탭을 갖는 활성영역을 정의하는 단계; 및 상기 제 1 액티브 탭을 차폐하도록 상기 활성영역을 가로질러 게이트 라인을 형성하는 단계;를 포함하며, 상기 게이트 라인을 형성하는 단계는 상기 제 1 경계면과 대향하는 상기 활성영역의 제 2 경계면 상에 상기 게이트 라인으로부터 연장되는 제 1 게이트 탭을 형성하는 단계인 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 의한 반도체 소자 제조 방법은 반도체 기판 상에 소자 분리막을 형성하여, 제 1 경계면에 제 1 액티브 탭을 구비하고 상기 제 1 경계면과 대향하는 제 2 경계면에 제 2 액티브 탭을 구비하는 활성영역을 정의하는 단계; 및 상기 제 1 액티브 탭 및 상기 제 2 액티브 탭을 차폐하도록 상기 활성영역을 가로질러 게이트 라인을 형성하는 단계;를 포함하며, 상기 게이트 라인을 형성하는 단계는 상기 제 1 및 제 2 액티브 탭과 각각 중첩되도록 상기 게이트 라인으로부터 연장되는 게이트 탭을 형성하는 단계인 것을 특징으로 한다.
본 발명에 의하면, 트랜지스터 형성시 게이트 탭과 액티브 탭을 함께 형성함으로써, 유효 채널 길이를 안정적으로 확보할 수 있다.
이에 따라, HEIP 현상을 방지할 수 있고, 반도체 소자를 고집적화하면서도 오프-누설전류량을 감소시킬 수 있으며, 전력 소모를 최소화할 수 있는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하기로 한다.
도 1 내지 도 3은 본 발명의 일 실시예에 의한 반도체 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이다.
먼저, 도 1에 도시한 것과 같이, 반도체 기판 상에 소자분리막(110)을 형성하여 활성영역(120)을 정의한다.
여기에서, 활성영역(120)은 소자분리막(110)과의 경계면 중 어느 한 면에 형성된 적어도 하나의 액티브 탭(130)을 포함한다.
다음, 전체 구조 상에 게이트 절연막 및 게이트 도전막을 형성하고 패터닝하여, 도 2에 도시한 것과 같이, 적어도 하나의 게이트 라인(140)을 형성한다. 이때, 하나의 게이트 라인(140)이 하나의 액티브 탭(130)을 차폐하면서 활성 영역(120)을 가로질러 형성되도록 한다. 아울러, 게이트 라인(140)은 액티브 탭(130)이 형성된 제 1 경계면과 대향하는 제 2 경계면에 형성된 게이트 탭(150)을 구비한다.
이어서, 이온 주입 공정에 의해 소스 및 드레인 영역(미도시)을 형성하고, 도 3에 도시한 것과 같이, 비트라인 콘택홀(160)을 형성한다.
본 실시예에서는 활성영역(120)과 소자분리막(110)의 일측 경계면에 액티브 탭(130)을 형성하고, 액티브 탭(130)과 대향하는 활성영역(120)의 경계면에 중첩된 게이트 라인(140)에 게이트 탭(150)을 형성하였다.
이에 따라, 유효 채널 길이를 충분히 확보할 수 있어 HEIP 현상을 효과적으로 방지할 수 있다.
도 4는 본 발명의 다른 실시예에 의한 반도체 메모리 소자의 제조 방법을 설 명하기 위한 레이아웃도이다.
본 실시예에 의한 반도체 소자는 도 1 내지 도 3에 도시한 반도체 소자와 비교할 때, 액티브 탭(130)과 게이트 탭(150)의 위치가 반전되어 있는 형태를 갖는다.
즉, 도 3에서는 활성 영역의 제 1 경계면에 액티브 탭(130)을 형성하였으나, 도 4에 도시한 반도체 소자는 제 1 경계면과 대향하는 제 2 경계면에 형성된 적어도 하나의 액티브 탭(130)을 구비한다.
아울러, 게이트 탭(150)은 액티브 탭(130)과 대향하는 면의 경계면에 중첩된 게이트 라인(140)에 형성되므로, 도 6에서는 제 1 경계면에 게이트 탭(150)이 형성된 것을 알 수 있다.
이와 같이, 활성영역(120)의 제 1 경계면 또는 제 2 경계면에 액티브 탭(130)을 형성하는 한편, 이와 대향하는 경계면 즉, 활성영역(120)의 제 2 경계면 또는 제 1 경계면과 게이트 라인(140)의 중첩부에 게이트 탭(150)을 형성함으로써, 유효 채널 길이를 증가시킬 수 있다.
이에 따라 내로우 이펙트 및 이로 인한 HEIP 현상을 억제할 수 있어, 반도체 소자의 전력 소모를 최소화할 수 있다.
한편, 도 3 및 도 4에 도시한 반도체 소자는 활성영역(120)의 일 경계면에는 액티브 탭(130)을, 이와 대향하는 경계면에는 게이트 탭(150)을 형성하였으나, 이에 한정되는 것은 아니다.
즉, 액티브 탭(130)이 형성된 경계면 상에 중첩되는 게이트 라인(140)에서, 게이트 라인(140)으로부터 연장되는 게이트 탭(미도시)을 액티브 탭(130)과 중첩되도록 형성하는 것도 가능하다.
아울러, 게이트 탭(150)이 형성된 경계면에 대하여 게이트 라인(140) 형성 전 액티브 탭(미도시)을 형성하고, 이후 게이트 탭(150) 형성 공정시 액티브 탭(미도시)과 중첩되도록 할 수도 있다.
도 5 내지 7은 본 발명의 또 다른 실시예에 의한 반도체 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이다.
본 실시예에 의한 반도체 소자는 중첩 형성된 액티브 탭과 게이트 탭을 구비한다.
보다 구체적으로, 도 5에 도시한 것과 같이 반도체 기판 상에 소자 분리막(210)을 형성하여 활성영역(220)을 정의한다. 이때, 활성 영역(220)은 활성 영역(220)의 제 1 경계면 및 이에 대향하는 제 2 경계면에 각각 형성된 복수의 액티브 탭(230)을 구비한다. 여기에서, 액티브 탭(230)이 형성되는 위치는 후속 공정에 의해 형성될 게이트 라인의 중첩 위치가 됨은 물론이다.
다음, 전체 구조 상에 게이트 절연막 및 게이트 도전막을 형성하고 패터닝하여, 도 6에 도시한 것과 같이 게이트 라인(240)을 형성한다. 여기에서, 게이트 라인(240)의 패터닝 공정시 게이트 라인(240)이 액티브 탭(230)을 차폐하도록 활성영역(220)을 가로 질러 형성되도록 한다. 또한, 활성 영역(210)의 경계면과의 중첩 영역에 게이트 탭(250)을 형성하여, 액티브 탭(230)과 게이트 탭(250)이 중첩되도록 한다.
이어서, 소스 및 드레인 영역(미도시)을 형성하고, 도 7에 도시한 것과 같이 비트라인 콘택홀(260)을 형성한다.
본 실시예에서는 액티브 탭(230)과 게이트 탭(250)을 중첩 형성함으로써, 액티브 탭과 게이트 탭을 각각의 경계면에 독립적으로 사용하는 경우에 비하여 탭의 크기를 감소시켜 형성할 수 있다.
따라서, 반도체 소자를 더욱 고집적화하면서도, 유효 채널 길이를 충분히 확보하여 소자의 동작 신뢰성을 보장할 수 있다.
한편, 도 1 내지 도 7에서 설명한 반도체 소자는 PMOS 트랜지스터 특히, 반도체 집적 회로의 주변영역에 형성되는 PMOS 트랜지스터가 될 수 있다.
이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1 내지 도 3은 본 발명의 일 실시예에 의한 반도체 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도,
도 4는 본 발명의 다른 실시예에 의한 반도체 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도,
도 5 내지 7은 본 발명의 또 다른 실시예에 의한 반도체 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이다.
<도면의 주요 부분에 대한 부호 설명>
110, 210 : 소자분리막 120, 220 : 활성 영역
130, 230 : 액티브 탭 140, 240 : 게이트 라인
150, 250 : 게이트 탭 160, 260 : 비트라인 콘택홀

Claims (9)

  1. 반도체 기판 상에 형성된 소자 분리막;
    상기 소자 분리막에 의해 정의되는 활성영역;
    상기 활성영역과 중첩되도록 형성되는 적어도 하나의 게이트 라인;
    상기 게이트 라인과 중첩되는 상기 활성영역의 제 1 경계면에 형성된 적어도 하나의 제 1 액티브 탭;
    상기 제 1 경계면과 대향하는 제 2 경계면 상에 상기 게이트 라인으로부터 연장되어 형성되는 제 1 게이트 탭; 및
    상기 제 1 액티브 탭과 중첩되도록 상기 게이트 라인으로부터 연장되어 형성되는 제 2 게이트 탭;
    을 포함하는 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 활성영역의 제 2 경계면에 형성된 적어도 하나의 제 2 액티브 탭을 더 포함하며, 상기 제 1 게이트 탭은 상기 제 2 액티브 탭 상에 중첩되는 것을 특징으로 하는 반도체 소자.
  4. 삭제
  5. 삭제
  6. 반도체 기판 상에 소자 분리막을 형성하여, 제 1 경계면에 제 1 액티브 탭을 갖는 활성영역을 정의하는 단계; 및
    상기 제 1 액티브 탭을 차폐하도록 상기 활성영역을 가로질러 게이트 라인을 형성하는 단계;를 포함하며,
    상기 게이트 라인을 형성하는 단계는 상기 제 1 경계면과 대향하는 상기 활성영역의 제 2 경계면 상에 상기 게이트 라인으로부터 연장되는 제 1 게이트 탭을 형성하고, 상기 제 1 경계면 상의 상기 게이트 라인에 제 2 게이트 탭을 형성하는 단계인 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 활성영역을 정의하는 단계는, 상기 제 2 경계면에 제 2 액티브 탭을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 삭제
  9. 삭제
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100608374B1 (ko) 2005-03-11 2006-08-08 주식회사 하이닉스반도체 피모스 트랜지스터의 제조방법
KR20070016860A (ko) * 2005-08-05 2007-02-08 삼성전자주식회사 활성영역 가장자리에 리세스영역을 갖는 반도체 장치 및 그형성방법
KR20070078567A (ko) * 2006-01-27 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR20070088062A (ko) * 2006-02-24 2007-08-29 주식회사 하이닉스반도체 피모스 트랜지스터

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100608374B1 (ko) 2005-03-11 2006-08-08 주식회사 하이닉스반도체 피모스 트랜지스터의 제조방법
KR20070016860A (ko) * 2005-08-05 2007-02-08 삼성전자주식회사 활성영역 가장자리에 리세스영역을 갖는 반도체 장치 및 그형성방법
KR20070078567A (ko) * 2006-01-27 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR20070088062A (ko) * 2006-02-24 2007-08-29 주식회사 하이닉스반도체 피모스 트랜지스터

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