KR100608374B1 - 피모스 트랜지스터의 제조방법 - Google Patents

Abstract

본 발명은 게이트 라인에 탭(tab)을 달지 않고도, 피모스(PMOS) 트랜지스터의 HEIP(hot electron induced punch-through) 현상을 완화시킬 수 있는 피모스 트랜지스터의 제조방법에 관한 것이다. 이 방법은, 반도체 기판에 소자분리막을 형성하여 활성영역을 정의하되, 채널이 형성될 활성영역 중, 소자분리막과 맞닿는 부분에 채널 길이를 늘리기 위한 소정 형태의 패턴이 형성되도록 하는 단계; 상기 패턴을 포함한 활성영역에 게이트 라인을 형성하는 단계; 및 상기 게이트 라인의 양측 기판에 p형 소스 및 드레인 영역을 형성하는 단계;를 포함한다.

Description

피모스 트랜지스터의 제조방법{Method for manufacturing PMOS transistor}

도 1은 종래의 탭이 달린 게이트 라인을 구비하는 피모스 트랜지스터를 나타내는 평면도.

도 2a 내지 도 2c는 본 발명의 제 1 실시예에 따른 피모스 트랜지스터의 제조방법을 설명하기 위한 공정별 평면도.

도 3은 본 발명의 제 2 실시예에 따른 활성영역을 나타내는 평면도.

도 4는 본 발명의 제 3 실시예에 따른 활성영역을 나타내는 평면도.

* 도면의 주요 부분에 대한 부호의 설명 *

20: 반도체 기판 21: 소자분리막

22: 활성영역 22a: 패턴

23: 게이트 라인 24a: 소스 영역

24b: 드레인 영역 25: 비트라인 콘택

본 발명은 반도체 소자의 제조방법에 관한 것이고, 특히, 게이트 탭의 설치없이도, 피모스 트랜지스터의 HEIP 현상을 방지할 수 있는 피모스 트랜지스터의 제 조방법에 관한 것이다.

최근, 디램 셀에 저장되어 있는 데이터를 유지하고 있는 시간인 데이터 기억 시간(data retention time)을 길게 하기 위해, 즉, 리프레쉬 특성을 개선하기 위해, STI(shallow trench isolation) 공정에 있어서 트렌치의 측벽에 측벽산화막을 성장시킨 다음, 선형질화막을 형성하는 방법이 도입되었다. 그러나, 상기 선형질화막의 형성은 셀 지역에서는 문제를 유발하지 않지만, 셀 지역 이외의 주변회로 지역에서는 피모스 트랜지스터들에서 HEIP(hot electron induced punch-through)라고 불리는 오프 상태에서의 누설을 유발하는 원인이 되고 있다.

상기 HEIP 현상은, 주변회로 지역에서 활성영역의 가장자리에 있는 측벽산화막과 선형질화막 사이 부분으로 전하가 트랩되는 것에 의해 트랜지스터의 유효 채널 길이가 감소하여 발생되는 것이다. 이러한 HEIP 현상을 방지하기 위해, 종래에는 게이트 라인 전체가 아닌 채널 감소가 발생하는 영역에 한하여 탭(tab)을 달아줌으로써, 유효 채널 길이가 감소되는 것을 방지하기도 한다.

도 1은 종래의 탭이 설치된 게이트 라인을 구비하는 피모스 트랜지스터를 나타내는 평면도이다. 도 1에 도시한 바와 같이, 소자분리막(11)과 맞닿는 게이트 라인(13) 부분에 탭(13a)을 달아, 이 부분의 게이트 라인(13)의 길이를 늘린다. 이로써, HEIP 현상이 주로 발생되는 부분, 즉 채널 폭 방향으로 활성영역(12)의 양쪽 가장자리에 형성되는 채널의 길이(L₂)가 중앙부에 형성되는 채널의 길이(L₁)보다 길어지게 되어, HEIP 현상을 완화시킬 수 있다. 한편, 도 1에서 미설명한 도면부 호 10은 반도체 기판을 나타내고, 14는 비트라인 콘택을 나타낸다.

그러나, 소자의 디자인룰이 감소될수록 채널의 길이가 감소되기 때문에, 채널 길이의 감소분을 보상하도록 탭(13a)의 길이도 늘려야 하는데, 이럴 경우, 탭(13a)을 달아야하는 트랜지스터가 밀집한 영역에서는 게이트 라인(13) 간의 일정거리를 유지하기 위해 활성영역(12)을 늘리거나, 게이트 라인(13)과 콘택(14)간의 일정거리를 유지하기 위해 콘택(14) 갯수를 줄여야 한다. 이때, 활성영역(12)을 늘릴경우 회로의 면적이 커지고, 콘택(14) 갯수를 줄일경우 전류의 감소가 초래된다.

따라서, 본 발명은 선행기술에 따른 피모스 트랜지스터의 제조방법에 내재되었던 상기한 바와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 게이트 라인에 탭을 달지 않고도, 피모스 트랜지스터의 HEIP 현상을 완화시킬 수 있는 피모스 트랜지스터의 제조방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 피모스 트랜지스터의 제조방법은 반도체 기판에 STI 방법으로 활성영역을 정의하되 상기 활성영역의 상기 채널이 형성될 부분과 맞닿은 부분이 평면상으로 돌출 또는 오목한 패턴을 갖도록 소자분리막을 형성하는 단계; 상기 활성영역 및 상기 소자분리막 상에 게이트 절연막을 개재시켜 상기 패턴과 중첩되는 게이트 라인을 형성하는 단계; 및 상기 활성영역의 상기 게이트 라인 양측에 p형 소스 및 드레인 영역을 형성하는 단계를 포함한다.

상기에서 패턴을 상기 소자분리막과 맞닿는 모든 부분에서 상기 활성영역을 중심으로 오목한 형태로 형성할 수 있다.

또한, 상기 패턴을 상기 소자분리막과 맞닿는 모든 부분에서 활성영역을 중심으로 볼록한 형태로 형성할 수 있다.

그리고, 상기 패턴을 상기 소자분리막과 맞닿는 모든 부분에서 활성영역을 중심으로 한쪽은 볼록한 형태로 형성하고 다른 한쪽은 오목한 형태로 형성할 수 있다.

(실시예)

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.

도 2a 내지 도 2c는 본 발명의 제 1 실시예에 따른 피모스 트랜지스터의 제조방법을 설명하기 위한 공정별 평면도이다.

먼저, 도 2a에 도시한 바와 같이, 반도체 기판(20)에 STI(Shallow Trench Isolation) 공정으로 소자분리막(21)을 형성하여 활성영역(22)을 정의하되, 채널이 형성될 활성영역(22) 중 소자분리막(21)과 맞닿는 부분에 소정 형태의 패턴(22a)이 형성되도록 한다. 상기 패턴(22a)은 HEIP 현상이 주로 발생되는 부분의 채널 길이를 늘리기 위한 것이며, 채널이 형성될 활성영역(22) 중 소자분리막(21)과 맞닿는 부분에서 평면상 활성영역(22)의 안쪽으로 오목한 형태로 형성된다.
상기에서 활성영역(22) 중 소자분리막(21)과 맞닿는 부분에 소정 형태의 패턴(22a)을 갖도록 하기 위해 STI 공정에서 패턴(22a)과 대응하는 부분을 갖는 마스크를 사용한다. 즉, 트렌치를 형성하기 위한 포토마스크 형성시 포토레지스트를 패턴(22a)과 대응하는 부분을 갖는 노광 마스크로 노광하고 현상하며, 또한, 이 포토마스크를 이용하여 트렌치를 형성하고 소자분리막(21)을 형성하는 것에 의해 활성영역(22)과 맞닿는 부분에서 평면상 이 활성영역(22)의 안쪽으로 오목한 형태를 갖는 패턴(22a)을 형성할 수 있다.

그런다음, 도면에 도시하지는 않았지만, 상기 활성영역(22)이 정의된 기판(20)의 전면에 스크린 산화막(도시안됨)을 형성하고 나서, 웰 이온주입 및 채널 이온주입 공정을 차례로 수행한다. 그런 후, 스크린 산화막을 제거한다.

이어서, 도 2b에 도시한 바와 같이, 결과물 상에 게이트 산화막(도시안됨) 및 게이트 도전막(도시안됨)을 차례로 형성한다. 그리고 나서, 게이트 도전막 및 게이트 산화막을 선택적으로 식각하여 상기 패턴(22a)을 포함한 활성영역(22)에 게이트 라인(23)을 형성한다. 이때, 게이트 라인(23)의 하부에 위치하는 활성영역(22) 중, 소자분리막(21)과 맞닿는 부위가 오목한 형태를 갖는 것과 관련하여, 채널 폭 방향으로 활성영역(22)의 양쪽 가장자리에 형성되는 채널의 길이(L₄)가 중앙부에 형성되는 채널의 길이(L₃)보다 길어지게 되므로, HEIP 현상을 완화시킬 수 있다.

다음으로, 상기 게이트 라인(23)의 양측 기판에 p형 불순물을 이온주입하여 소스 영역(24a) 및 드레인 영역(24b)을 형성한다.

이후, 도 2c에 도시한 바와 같이, 공지된 콘택 형성공정을 수행하여, 상기 소스 및 드레인 영역(24a,24b)과 전기적으로 연결되는 비트라인 콘택(25)을 형성한다.

한편, 본 발명의 제 1 실시예에서는, HEIP 현상이 주로 발생되는 부분의 채널의 길이를 늘리기 위해, 활성영역(22)의 안쪽으로 오목한 형태의 패턴(22a)을 형성하는 것만을 제시하고 있지만, 패턴(22a)은 오목한 형태뿐만 아니라, 볼록한 형태로도 형성될 수 있다.

즉, 도 3은 본 발명의 제 2 실시예에 따른 활성영역을 나타내는 평면도로서, 도 3에 도시한 바와 같이, HEIP 현상이 주로 발생되는 부분의 채널의 길이를 늘리 기 위해, 채널이 형성될 활성영역(32) 중, 소자분리막(31)과 맞닿는 부분에 소정 형태의 패턴(32a)을 형성하되, 상기 패턴(32a)은 소자분리막(31)과 맞닿는 모든 부분에서 활성영역(32)의 바깥쪽으로 볼록한 형태로 형성한다. 도 3에서 미설명한 도면부호 30은 반도체 기판을 나타낸다.

또한, 도 4는 본 발명의 제 3 실시예에 따른 활성영역을 나타내는 평면도로서, 도 4에 도시한 바와 같이, HEIP 현상이 주로 발생되는 부분의 채널의 길이를 늘리기 위해, 채널이 형성될 활성영역(42) 중, 소자분리막(41)과 맞닿는 모든 부분 중 한쪽은 활성영역(42) 바깥쪽으로 볼록한 형태(42a)로 형성하고, 다른 한쪽은 활성영역(42) 안쪽으로 오목한 형태(42b)로 형성한다. 도 4에서 미설명한 도면부호 40은 반도체 기판을 나타낸다.

상기와 같이 하면, 게이트 라인(23)에 탭을 달지 않고도, HEIP 현상을 완화시킬 수 있다. 따라서, 디자인룰이 감소된다 하더라도, 게이트 라인(23) 간의 일정거리를 유지하기 위해 활성영역(22)을 늘리거나, 게이트 라인(23)과 콘택(25)간의 일정거리를 유지하기 위해 콘택(25)의 갯수를 줄일 필요가 없다.

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 채널이 형성되는 활성영역 중 소자분리막과 맞 닿는 부분의 형태를 오목 또는 볼록하게 변형시킴으로써, 이 부분의 채널 길이를 증가시킬 수 있다. 따라서, 게이트 라인에 탭을 달지 않고도, 피모스 트랜지스터의 HEIP 현상을 완화시킬 수 있다. 이때, 게이트 라인에 탭을 달지 않는 것으로 인해, 디자인룰이 감소된다 하더라도, 활성영역을 늘리거나 콘택의 갯수를 줄일 필요가 없다. 결국, 회로의 면적이 커지거나 전류가 감소될 염려가 없으며, 주변의 다른 트랜지스터에 형성되는 게이트와 동일한 형태인 라인 형태로 게이트를 형성할 수 있어, 레이아웃에 통일을 기할 수 있다.

Claims (4)

1. 피모스 트랜지스터의 제조방법에 있어서,

   반도체 기판에 STI 방법으로 활성영역을 정의하되 상기 활성영역의 상기 채널이 형성될 부분과 맞닿은 부분이 평면상으로 돌출 또는 오목한 패턴을 갖도록 소자분리막을 형성하는 단계;

   상기 활성영역 및 상기 소자분리막 상에 게이트 절연막을 개재시켜 상기 패턴과 중첩되는 게이트 라인을 형성하는 단계; 및

   상기 활성영역의 상기 게이트 라인 양측에 p형 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
2. 제 1 항에 있어서,

   상기 패턴을 상기 소자분리막과 맞닿는 모든 부분에서 상기 활성영역을 중심으로 오목한 형태로 형성하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
3. 제 1 항에 있어서,

   상기 패턴을 상기 소자분리막과 맞닿는 모든 부분에서 활성영역을 중심으로 볼록한 형태로 형성하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
4. 제 1 항에 있어서,

   상기 패턴을 상기 소자분리막과 맞닿는 모든 부분에서 활성영역을 중심으로 한쪽은 볼록한 형태로 형성하고 다른 한쪽은 오목한 형태로 형성하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.

Images