KR20050002095A - 고전압 트랜지스터의 콘택 플러그 형성 방법 - Google Patents
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Abstract
본 발명은 고전압 트랜지스터의 콘택 플러그 형성 방법에 관한 것으로, 정션에 플러그 이온 주입을 하고 텅스텐으로 콘택 플러그를 형성하는 대신에, 플러그 이온 주입을 생략하고 셀 영역에서 폴리실리콘층으로 소오스 콘택 플러그나 드레인 콘택 플러그를 형성할 때 고전압 트랜지스터의 콘택 플러그를 동시에 형성함으로써, 정션의 깊이를 낮추고 공정의 수를 감소시키면서 정션의 면적을 감소시킬 수 있어 소자의 집적도를 높일 수 있다.
Description
본 발명은 고전압 트랜지스터의 콘택 플러그 형성 방법에 관한 것으로, 특히 고전압 트랜지스터의 브레이크다운 전압을 증가시킬 수 있는 고전압 트랜지스터의 콘택 플러그 형성 방법에 관한 것이다.
플래시 메모리 소자에서는 셀을 프로그램/소거하기 위하여 고전압이 필요하다. 따라서, 이러한 고전압을 외부로부터 플래시 메모리 셀까지 전송해줄 수 있는 고전압 트랜지스터가 요구된다. 이 중에서도, NAND 플래시 메모리 소자의 경우에는 고전압 NMOS 트랜지스터가 요구된다.
이러한 고전압 트랜지스터의 경우에는, 트랜지스터의 정션이나 게이트 산화막의 브레이크다운 전압이 고전압을 전송하는데 필요한 조건을 갖추어야 하는데,이를 위해서 트랜지스터의 정션을 저농도 정션(Low doping junction)으로 형성하고 트랜지스터를 p타입 반도체 기판에 형성해야 트랜지스터가 고전압(예를 들면, 25V 이상)에서 안정적으로 동작할 수 있다.
또한, 정션을 저농도 정션으로 형성하는 경우, 액티브 콘택(Active contact)과의 오믹 콘택(Ohmic contact)을 형성하기 위하여, 콘택홀을 형성한 후 정션에 플러그 이온 주입을 실시한다. 이때, 정션보다 높은 농도로 플러그 이온 주입을 실시해야 하며, 정션의 농도와 이온 주입 에너지를 잘 활용(Optimize)해야 한다.
그리고, 저농도 정션을 형성하기 위한 이온 주입 공정과 플러그 이온 주입 공정을 통해 형성된 정션의 경우에는, 정션 상에 콘택 플러그가 형성되는 위치에 따라 트랜지스터의 브레이크다운 전압이 결정된다.
도 1은 고전압 트랜지스터의 레이 아웃도이다.
도 1을 참조하면, 고전압 트랜지스터의 브레이크다운 전압은 콘택 플러그(103)와 게이트(102) 사이의 거리(A)와, 콘택 플러그(103)와 정션(101) 가장자리의 거리(B)에 따라서 결정된다.
도 2a 및 도 2b는 정션 상에 형성되는 콘택 플러그의 위치에 따른 브레이크 다운 전압의 변화를 보여주는 특성 그래프들이다.
도 2a를 참조하면, 콘택 플러그와 게이트 사이의 거리(도 1의 A)를 충분히 확보할수록 브레이크다운 전압은 높아져, 트랜지스터가 고전압에서도 충분히 안정되게 동작할 수 있다.
도 2b를 참조하면, 콘택 플러그와 정션 가장자리 사이의 거리(도 1의 B)를충분히 확보할수록 브레이크다운 전압은 높아져, 트랜지스터가 고전압에서도 충분히 안정되게 동작할 수 있다.
이렇듯, 브레이크다운 전압을 충분히 확보하기 위해서는 각각의 거리(도 1의 A 및 B)를 일정 수준 이상으로 확보해야 하며, 결국 정션을 넓게 형성해야 한다.
그러나, 정션의 면적을 증가시키면 고전압 트랜지스터가 차지하는 면적이 증가하기 때문에 소자의 집적도를 높이는데 어려움이 있다.
이에 대하여, 본 발명이 제시하는 고전압 동작 트랜지스터의 콘택 플러그 형성 방법은 정션에 플러그 이온 주입을 하고 텅스텐으로 콘택 플러그를 형성하는 대신에, 플러그 이온 주입을 생략하고 셀 영역에서 폴리실리콘층으로 소오스 콘택 플러그나 드레인 콘택 플러그를 형성할 때 고전압 트랜지스터의 콘택 플러그를 동시에 형성함으로써, 정션의 깊이를 낮추고 공정의 수를 감소시키면서 정션의 면적을 감소시킬 수 있어 소자의 집적도를 높일 수 있다.
도 1은 고전압 트랜지스터의 레이 아웃도이다.
도 2a 및 도 2b는 정션 상에 형성되는 콘택 플러그의 위치에 따른 브레이크 다운 전압의 변화를 보여주는 특성 그래프들이다.
도 3a 내지 도 3b는 본 발명의 실시예에 따른 고전압 트랜지스터의 콘택 플러그 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 고전압 트랜지스터의 콘택 플러그 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 정션 102 : 게이트
103 : 콘택 플러그 A : 콘택 플러그와 게이트 사이의 거리
B : 콘택 플러그와 정션 가장자리 사이의 거리
301, 401 : 반도체 기판 302, 402 : 트리플 N웰
303, 403 : P웰
304a 내지 304c, 404a 내지 404c : 정션
305, 405, 408 : 층간 절연막
306a 및 306b, 406, 409a 및 409b : 콘택홀
307a, 407 : 소오스 콘택 플러그
307b, 410b : 고전압 트랜지스터 콘택 플러그
410a : 드레인 콘택 플러그
본 발명의 실시예에 따른 고전압 트랜지스터의 콘택 플러그 형성 방법은 NAND 플래시 메모리 셀 영역에 콘택 플러그를 형성하면서 폴리실리콘층으로 주변 회로 영역에 콘택 플러그를 동시에 형성한다.
본 발명의 다른 실시예에 따른 고전압 트랜지스터의 콘택 플러그 형성 방법은 셀 영역에는 플래시 메모리 셀을 포함한 반도체 소자가 형성되고, 주변 회로 영역에는 고전압 트랜지스터를 포함한 또 다른 반도체 소자가 형성된 반도체 기판이 제공되는 단계와, 전체 상부에 층간 절연막을 형성하는 단계, 및 셀 영역에 폴리실리콘층으로 소오스 콘택 플러그를 형성하면서, 동시에 폴리실리콘층으로 고전압 트랜지스터의 콘택 플러그를 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 고전압 트랜지스터의 콘택 플러그 형성 방법은 셀 영역에는 플래시 메모리 셀을 포함한 반도체 소자와 소오스 콘택 플러그가 형성되고, 주변 회로 영역에는 고전압 트랜지스터를 포함한 또 다른 반도체 소자가 형성된 반도체 기판이 제공되는 단계와, 전체 상부에 층간 절연막을 형성하는 단계, 및 셀 영역에 폴리실리콘층으로 드레인 콘택 플러그를 형성하면서, 동시에 폴리실리콘층으로 고전압 트랜지스터의 콘택 플러그를 형성하는 단계를 포함한다.
상기에서, 주변 회로 영역에는 플러그 이온 주입이 실시되지 않은 상태에서 콘택 플러그를 형성할 수 있다. 이때, 콘택 플러그가 오믹 콘택이 되도록 폴리실리콘층에 포함되는 불순물의 농도를 조절한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 3a 내지 도 3b는 본 발명의 실시예에 따른 고전압 트랜지스터의 콘택 플러그 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 3a를 참조하면, 반도체 기판(301)의 셀 영역에는 이온 주입 공정으로 트리플 N웰(302)과 P웰(303)을 각각 형성한다. 이어서, 셀 영역에는 소오스 셀렉트 트랜지스터(SST), 드레인 셀렉트 트랜지스터(DST) 및 플래시 메모리 셀(C1 내지 Cn)을 형성하고, 주변 회로 영역에는 고전압 트랜지스터(HVNMOS)를 각각 형성한다. 미설명된 도면 부호 304a는 소오스 셀렉트 트랜지스터(SST)의 정션이고, 304b는 드레인 셀렉트 트랜지스터(DST)의 정션이며, 304c는 고전압 트랜지스터(HVNMOS)의 정션이다. 한편, 도면에는 도시되어 있지 않지만, 또 다른 영역에는 저전압 트랜지스터나 일반적인 트랜지스터가 형성된다.
이어서, 전체 상부에 층간 절연막(305)을 형성한다.
도 3b를 참조하면, 소오스 콘택홀 마스크를 이용한 식각 공정으로 소오스 셀렉트 트랜지스터(SST)의 정션(304a) 상부의 층간 절연막(305)을 식각하여 소오스 콘택홀(306a)을 형성한 후, 폴리실리콘층으로 매립하여 소오스 콘택 플러그(307a)를 형성한다. 이때, 주변 회로 영역에서는 고전압 트랜지스터(HVNMOS)의 정션(304c) 상부의 층간 절연막(305)을 식각하여 콘택홀(306b)을 동시에 형성하고, 폴리실리콘층을 같이 매립하여 고전압 트랜지스터(HVNMOS)의 콘택 플러그(307b)를 동시에 형성한다. 여기서, 고전압 트랜지스터(HVNMOS)의 정션(304c)에는 오믹 콘택을 위한 플러그 이온 주입 공정이 실시되지 않은 상태에서 폴리실리콘층이 매립되어 콘택 플러그(307b)가 형성되므로, 정션(304c)과 콘택 플러그(307b)가 오믹 콘택을 이룰 수 있도록 폴리실리콘층에 포함되는 불순물의 농도를 조절하는 것이 중요하다.
이로써, 플러그 이온 주입을 생략하고, 폴리실리콘층으로 소오스 콘택 플러그(307a)와 고전압 트랜지스터(HVNMOS)의 콘택 플러그(307b)를 동시에 형성하면서 오믹 콘택이 되도록 고전압 트랜지스터(HVNMOS)의 콘택 플러그(307b)를 형성할 수 있다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 고전압 트랜지스터의 콘택 플러그 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 4a를 참조하면, 반도체 기판(401)의 셀 영역에는 이온 주입 공정으로 트리플 N웰(402)과 P웰(403)을 각각 형성한다. 이어서, 셀 영역에는 소오스 셀렉트 트랜지스터(SST), 드레인 셀렉트 트랜지스터(DST) 및 플래시 메모리 셀(C1 내지 Cn)을 형성하고, 주변 회로 영역에는 고전압 트랜지스터(HVNMOS)를 각각 형성한다.미설명된 도면 부호 404a는 소오스 셀렉트 트랜지스터(SST)의 정션이고, 404b는 드레인 셀렉트 트랜지스터(DST)의 정션이며, 404c는 고전압 트랜지스터(HVNMOS)의 정션이다. 한편, 도면에는 도시되어 있지 않지만, 또 다른 영역에는 저전압 트랜지스터나 일반적인 트랜지스터가 형성된다.
이어서, 전체 상부에 제1 층간 절연막(405)을 형성한다.
도 4b를 참조하면, 소오스 콘택홀 마스크를 이용한 식각 공정으로 소오스 셀렉트 트랜지스터(SST)의 정션(404a) 상부의 층간 절연막(405)을 식각하여 소오스 콘택홀(406)을 형성한 후, 폴리실리콘층으로 매립하여 소오스 콘택 플러그(407)를 형성한다.
도 4c를 참조하면, 전체 상부에 제2 층간 절연막(408)을 형성한다. 이어서, 드레인 콘택홀 마스크를 이용한 식각 공정으로 드레인 셀렉트 트랜지스터(DST)의 정션(404b) 상부의 제2 및 제1 층간 절연막(408 및 405)을 식각하여 드레인 콘택홀(409a)을 형성한 후, 폴리실리콘층으로 매립하여 드레인 콘택 플러그(410a)를 형성한다. 이때, 주변 회로 영역에서는 고전압 트랜지스터(HVNMOS)의 정션(404c) 상부의 제2 및 제1 층간 절연막(408 및 405)을 식각하여 콘택홀(409b)을 동시에 형성하고, 폴리실리콘층을 같이 매립하여 고전압 트랜지스터(HVNMOS)의 콘택 플러그(410b)를 동시에 형성한다. 여기서, 고전압 트랜지스터(HVNMOS)의 정션(404c)에는 오믹 콘택을 위한 플러그 이온 주입 공정이 실시되지 않은 상태에서 폴리실리콘층이 매립되어 콘택 플러그(410b)가 형성되므로, 도 3b에서와 마찬가지로 정션(404c)과 콘택 플러그(410b)가 오믹 콘택을 이룰 수 있도록 폴리실리콘층에 포함되는 불순물의 농도를 조절하는 것이 중요하다.
이로써, 플러그 이온 주입을 생략하고, 폴리실리콘층으로 드레인 콘택 플러그(410a)와 고전압 트랜지스터(HVNMOS)의 콘택 플러그(410b)를 동시에 형성하면서 오믹 콘택이 되도록 고전압 트랜지스터(HVNMOS)의 콘택 플러그(410b)를 형성할 수 있다.
상술한 바와 같이, 본 발명은 정션에 플러그 이온 주입을 하고 텅스텐으로 콘택 플러그를 형성하는 대신에, 플러그 이온 주입을 생략하고 셀 영역에서 폴리실리콘층으로 소오스 콘택 플러그나 드레인 콘택 플러그를 형성할 때 고전압 트랜지스터의 콘택 플러그를 동시에 형성함으로써, 정션의 깊이를 낮추고 공정의 수를 감소시키면서 정션의 면적을 감소시킬 수 있어 소자의 집적도를 높일 수 있다.
Claims (5)
- NAND 플래시 메모리 셀 영역에 콘택 플러그를 형성하면서 폴리실리콘층으로 주변 회로 영역에 콘택 플러그를 동시에 형성하는 고전압 트랜지스터의 콘택 플러그 형성 방법.
- 셀 영역에는 플래시 메모리 셀을 포함한 반도체 소자가 형성되고, 주변 회로 영역에는 고전압 트랜지스터를 포함한 또 다른 반도체 소자가 형성된 반도체 기판이 제공되는 단계;전체 상부에 층간 절연막을 형성하는 단계;상기 셀 영역에 폴리실리콘층으로 소오스 콘택 플러그를 형성하면서, 동시에 폴리실리콘층으로 상기 고전압 트랜지스터의 콘택 플러그를 형성하는 단계를 포함하는 고전압 트랜지스터의 콘택 플러그 형성 방법.
- 셀 영역에는 플래시 메모리 셀을 포함한 반도체 소자와 소오스 콘택 플러그가 형성되고, 주변 회로 영역에는 고전압 트랜지스터를 포함한 또 다른 반도체 소자가 형성된 반도체 기판이 제공되는 단계;전체 상부에 층간 절연막을 형성하는 단계;상기 셀 영역에 폴리실리콘층으로 드레인 콘택 플러그를 형성하면서, 동시에 폴리실리콘층으로 상기 고전압 트랜지스터의 콘택 플러그를 형성하는 단계를 포함하는 고전압 트랜지스터의 콘택 플러그 형성 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 주변 회로 영역에는 플러그 이온 주입이 실시되지 않은 상태에서 상기 콘택 플러그가 형성되는 고전압 트랜지스터의 콘택 플러그 형성 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 콘택 플러그가 오믹 콘택이 되도록 폴리실리콘층에 포함되는 불순물의 농도가 조절되는 고전압 트랜지스터의 콘택 플러그 형성 방법.
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Cited By (1)
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| KR100885779B1 (ko) * | 2006-12-28 | 2009-02-26 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 고전압 트랜지스터 |
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2003
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| KR100885779B1 (ko) * | 2006-12-28 | 2009-02-26 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 고전압 트랜지스터 |
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