KR20090088677A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조방법을 개시한다.
본 발명의 반도체 소자 제조방법은 반도체 기판상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극의 측벽에 불순물을 주입하는 단계를 포함하며, 게이트 전극의 에지 영역에 소오스/드레인 영역과 반대 타입의 불순물을 주입함으로써 반도체 소자의 GIDL의 특성을 좋게 해준다.
Description
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 센스앰프 래치 PMOS 트랜지스터의 게이트 전극 구조를 개선하여 GIDL의 특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
최근 반도체 소자의 디자인 룰(Design rule)이 100nm급 이하로 감소함에 따라 트랜지스터의 소오스 영역과 드레인 영역 사이의 간격이 좁아지고 채널 및 소오스/드레인 영역으로의 도핑 농도는 증가하여 단채널 효과(Short Channel Effect), 핫캐리어 효과(Hot Carrier Effect) 및 GIDL(Gate Induced Drain Leakage)과 같은 현상이 발생되고 그로 인해 트랜지스터의 전기적 특성이 열화되고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 도면이다.
도 1a를 참조하면, 소자분리막에 의해 정의된 액티브 영역의 반도체 기판(1) 상에 열산화 공정으로 게이트 산화막(2)을 성장시킨 후, 게이트 산화막(2) 상에 다결정 실리콘막(3), 텅스텐(W)(또는 텅스텐 실리사이드)막(4), 하드마스크막(5) 및 감광막(미도시)을 순차적으로 형성한다.
그리고, 게이트 전극이 형성될 부위만 남도록 감광막을 선택적 노광 및 현상한다.
다음에, 선택적으로 노광 및 현상된 감광막을 마스크로 하여 하드마스크막(5)을 식각하고, 다음에 텅스텐막(4) 및 다결정 실리콘막(3)을 차례대로 식각하여 게이트 전극을 형성한다. 그리고, 게이트 산화막(2)을 식각한 후 감광막을 제거한다.
이 후, 게이트 전극을 마스크로 게이트 전극 양측의 반도체 기판(1) 표면에 N 타입 불순물 이온을 이온 주입한다.
다음에, 도 1b를 참조하면, 게이트 전극을 포함한 전면에 버퍼 산화막(6)과 스페이서용 질화막(7)을 형성한 후 버퍼 산화막(6)과 스페이서용 질화막(7)을 에치백(Etch-back)하여 게이트 전극 측벽에 스페이서(spacer)를 형성한다.
도 1c를 참조하면, 게이트 전극과 스페이서를 마스크로 하여 고농도 N 타입 불순물 이온을 이온 주입하고 드라이브 인(Drive-in) 확산함으로써 게이트 전극 양측의 반도체 기판(1) 표면에 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역(8)을 형성한다.
그러나, 상술한 NMOS 트랜지스터의 경우와 달리 PMOS 트랜지스터의 경우 게이트 전극 양측에 P 타입 불순물 이온을 이온 주입하기 때문에 GIDL 특성이 더욱 좋지 않게 된다.
이처럼, PMOS 트랜지스터 특히 센스앰프 영역의 래치 PMOS 트랜지스터의 GIDL 특성이 좋지 않게 됨으로써 센스앰프의 센싱 마진을 저하시켜 문제를 발생시키고 있다.
본 발명은 PMOS 트랜지스터의 제조 방법을 개선하여 GIDL 특성이 우수한 PMOS 트랜지스터를 제공하며 이를 통해 PMOS 트랜지스터를 사용하는 센스앰프의 센싱 마진을 향상시키는데 있다.
본 발명의 반도체 소자 제조방법은
반도체 기판상에 게이트 전극을 형성하는 단계; 및
상기 게이트 전극의 측벽에 불순물을 주입하는 단계를 포함한다.
본 발명의 반도체 소자 제조방법에서 상기 반대 타입의 불순물은 상기 게이트 전극의 다결정 실리콘막의 측벽에 주입하는 것을 특징으로 한다.
본 발명의 반도체 소자 제조방법에서 상기 반대 타입의 불순물은 N 타입 불순물인 것을 특징으로 한다.
본 발명의 반도체 소자 제조방법에서 상기 게이트 전극은 센스앰프 래치 PMOS 트랜지스터의 게이트 전극인 것을 특징으로 한다.
본 발명의 반도체 소자는
소자분리막에 의해 정의된 액티브 영역을 갖는 반도체 기판;
상기 액티브 영역에 형성되며 다결정 실리콘막을 포함하는 게이트 전극; 및
상기 게이트 전극 양측의 상기 액티브 영역 내에 형성된 소오스/드레인 영역을 포함하며,
상기 게이트 전극의 측벽에 상기 소오스/드레인 영역과 반대 타입의 불순물이 주입된다.
본 발명의 반도체 소자에서 상기 반대 타입의 불순물은 상기 다결정 실리콘막의 측벽에 주입되는 것을 특징으로 한다.
본 발명의 반도체 소자에서 상기 반대 타입의 불순물은 N 타입 불순물인 것을 특징으로 한다.
본 발명의 반도체 소자에서 상기 게이트 전극은 센스앰프 래치 PMOS 트랜지스터의 게이트 전극인 것을 특징으로 한다.
본 발명은 PMOS 트랜지스터 특히 센스앰프의 래치 PMOS 트랜지스터의 게이트 전극의 표면에 소오스/드레인에 주입된 불순물과 반대 타입(N 타입)의 불순물 이온을 이온 주입하여 게이트 전극의 에지 영역을 N+ 폴리로 형성함으로써 그 게이트 전극을 NPN 타입으로 형성하여 반도체 소자의 GIDL의 특성을 좋게 해주며, 이로써 센스앰프의 오프셋을 향상시켜 준다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 도면이다.
특히, 본 실시예에서는 주변회로 영역에서 센스앰프의 래치 PMOS 트랜지스터들을 제조하는 방법을 설명한다.
먼저, 도 2a를 참조하면, 실리콘 기판(1) 상에 패드산화막(11)과 패드질화막(12)을 차례로 형성한다.
다음에, 패드질화막(12) 상에 감광막(미도시)을 도포한 후 이를 노광 및 현상하여 액티브 영역을 정의하는 소자분리막을 형성하기 위한 트렌치용 식각 마스크로서 감광막 패턴(13)을 형성한다.
다음에, 감광막 패턴(13)을 식각 마스크로 이용한 식각 공정을 수행하여 소자분리 영역에 해당하는 기판 부분이 노출되도록 패드질화막(12) 및 패드산화막(11)을 차례로 식각한다.
그리고, 노출된 소자분리막 영역의 실리콘 기판(1) 부분을 식각하여 트렌치를 형성한다.
다음에, 도 2b를 참조하면, 감광막 패턴(13)을 제거한 후 트렌치를 절연물질로 갭필(gap-fill)하기 위해 산화막을 증착한다.
그리고, 패드질화막(12)이 노출될 때까지 CMP(Chemical Mechanical Polishing)로 산화막을 제거한다.
이어서, 패드질화막(12) 및 패드산화막(11)을 차례로 제거하여 액티브 영역을 정의하는 소자분리막(20)을 형성한다.
다음에, 도 2c를 참조하면, 열산화 공정으로 액티브 영역과 소자분리 영역 전체에 게이트 산화막(14)을 성장시킨다.
그리고, 게이트 산화막(14) 상에 P 타입 불순물 이온이 주입된 다결정 실리콘을 포함하는 게이트 전극 물질(15) 및 감광막(16)을 순차적으로 형성한다. 예컨대, 게이트 산화막(14) 상에 게이트 전극 물질(15)로서 P 타입 불순물 이온이 이온 주입된 다결정 실리콘막 및 텅스텐막(또는 텅스텐 실리사이드막)과 하드마스크막을 순차적으로 형성한다.
다음에, 게이트 전극이 형성될 부분만이 남도록 감광막을 선택적 노광 및 현상하여 감광막 패턴(16)을 형성한다.
그리고, 감광막 패턴(16)을 마스크로 하여 게이트 전극 물질(15)을 차례대로 식각한다. 예컨대, 감광막 패턴(16)을 마스크로 하여 하드마스크막을 식각하고, 다음에 텅스텐막 및 다결정 실리콘막을 차례대로 식각하여 액티브 영역에 게이트 전극을 형성한다.
다음에, 도 2d를 참조하면, 센스앰프의 래치 PMOS 트랜지스터 영역만이 노출되도록 마스크를 형성한 후 N 타입 불순물 이온을 이온 주입한다. 즉, 센스앰프의 래치 PMOS 트랜지스터에서 게이트 전극의 에지(edge) 영역에 소오스/드레인 영역의 불순물 타입과 반대 타입의 불순물 이온을 이온 주입한다.
다음에, 도 2e를 참조하면, 게이트 전극을 식각 마스크로 하여 게이트 산화막(14)을 식각한 후 감광막 패턴(16)을 제거한다.
이로써, 센스앰프의 래치 PMOS 트랜지스터에서 게이트 전극의 측벽 특히 게이트 전극에서 다결정 실리콘막의 측벽에 N 타입 불순물 이온이 주입된 N+ 다결정막(17)이 형성된다. 즉, PMOS 트랜지스터의 게이트 전극이 NPN 타입의 게이트 전극 형태로 형성된다.
다음에, 도 4f를 참조하면, 게이트 전극을 마스크로 게이트 전극 양측의 반도체 기판(1) 표면에 P 타입 불순물 이온을 이온 주입한다.
그리고, 게이트 전극을 포함한 전면에 버퍼 산화막(18)과 스페이서용 질화막(19)을 순차적으로 형성한 후 버퍼 산화막(18)과 스페이서용 질화막(19)을 에치백(Etch-back)하여 게이트 전극 측벽에 스페이서(spacer)를 형성한다.
다음에, 게이트 전극과 스페이서를 마스크로 하여 고농도 P 타입 불순물 이온을 이온 주입한 후 드라이브 인(Drive-in) 확산함으로써 게이트 전극 양측의 반도체 기판(1)의 표면에 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역을 형성한다.
상술한 바와 같이, 본 발명은 PMOS 트랜지스터 특히 센스앰프의 래치 PMOS 트랜지스터의 게이트 전극 표면에 소오스/드레인에 주입된 불순물 이온과 반대 타입(N 타입)의 불순물 이온을 이온 주입하여 게이트 전극의 에지 영역을 N+ 폴리로 형성함으로써 그 게이트 전극을 NPN 타입으로 형성한다. 즉, PMOS 트랜지스터의 게이트 전극을 NPN 타입으로 형성함으로써, 캐리어인 정공이 반도체 기판으로 빠져 나가는 것을 방지하여 PMOS 트랜지스터의 GIDL의 특성을 좋게 해줄 수 있게 된다. 이로써, 센스앰프의 오프셋이 향상되어 센싱 특성을 향상시켜준다.
상술한 실시예는 센스앰프 래치 PMOS 트랜지스터를 중심으로 설명하였으나 이에 한정되지 않으며, DRAM 뿐만 아니라 다른 모든 소자 분야에도 적용이 가능함은 자명하다.
도 1은 종래 기술에 따른 트랜지스터의 제조방법을 도시한 도면.
도 2는 본 발명에 따른 PMOS 트랜지스터 제조방법을 도시
Claims (7)
- 반도체 기판상에 게이트 전극을 형성하는 단계; 및상기 게이트 전극의 측벽에 불순물을 주입하는 단계를 포함하는 반도체 소자 제조방법.
- 제 1항에 있어서,상기 불순물은 소오스/드레인 영역과 반대 타입의 불순물인 것을 특징으로 하는 반도체 소자 제조방법.
- 제 2항에 있어서,상기 반대 타입의 불순물은 N 타입 불순물인 것을 특징으로 하는 반도체 소자 제조방법.
- 제 3항에 있어서,상기 게이트 전극은 센스앰프 래치 PMOS 트랜지스터의 게이트 전극인 것을 특징으로 하는 반도체 소자 제조방법.
- 소자분리막에 의해 정의된 액티브 영역을 갖는 반도체 기판;상기 액티브 영역에 형성되며 다결정 실리콘막을 포함하는 게이트 전극; 및상기 게이트 전극 양측의 상기 액티브 영역 내에 형성된 소오스/드레인 영역을 포함하며,상기 게이트 전극의 측벽에 상기 소오스/드레인 영역과 반대 타입의 불순물이 주입된 반도체 소자.
- 제 5항에 있어서,상기 반대 타입의 불순물은 N 타입 불순물인 것을 특징으로 하는 반도체 소자.
- 제 5항에 있어서,상기 게이트 전극은 센스앰프 래치 PMOS 트랜지스터의 게이트 전극인 것을 특징으로 하는 반도체 소자.
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2008
- 2008-02-15 KR KR1020080014094A patent/KR20090088677A/ko not_active Application Discontinuation
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| US10002788B2 (en) | 2015-06-15 | 2018-06-19 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
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