KR100917819B1 - 고전압용 반도체소자의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000005468 ion implantation Methods 0.000 claims abstract description 20
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 150000002500 ions Chemical group 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 7
- 230000002265 prevention Effects 0.000 claims description 4
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000005204 segregation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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Abstract
본 발명은 고전압용 반도체소자의 제조방법에 관한 것으로, 본 발명에 따른 고전압용 반도체소자의 제조방법은 기판에 볼록부를 갖는 고전압용 웰영역을 형성하는 단계와, 상기 고전압용 웰영역에 드리프트영역 및 문턱전압 조절용 이온주입영역을순차적으로 형성하는 단계와, 상기 기판 상에 오목부를 갖는 게이트 전극을 형성하는 단계를 포함하고, 상기 게이트 전극의 오목부는 상기 드리프트영역의 모서리부분 및 고전압용 웰영역의 볼록부에 상응하도록 형성된다.
고전압, 게이트 전극, 드리프트 영역
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고전압용 반도체소자의 제조방법에 관한 것이다.
일반적으로 고전압용 반도체 소자는 예를 들어, 모터 구동 등의 고전압 또는 고전류 출력을 필요로 하거나, 또는 외부시스템에서 고전압 입력이 존재하는 경우에 주로 사용된다.
통상의 경우, 고전압용 반도체 소자는 고전압 구동 부분과 저전압 구동 부분이 온 칩 상에 존재하며, 고전압 소자에의 전압 인가 양상이 게이트 전극에는 저전압이 인가되고, 드레인 전극에만 고전압이 인가되는 경우에 저전압 구동 부분과 고전압 구동 부분을 동시에 형성하도록 한다.
이하에는 종래기술에 따른 고전압용 반도체 소자의 단면도를 도시하고 있고, 이를 참조하여 설명하면 다음과 같다.
도 1a에 도시된 바와 같이, 소자분리막(12)이 형성된 기판(10)에 이온주입공정을 수행하여, 고전압 P-웰(well)영역(13)이 형성된다. 이어, 고전압 P-웰(well) 영역(13)이 형성된 기판(10)에 이온주입공정을 수행하여, 고전압 P-웰영역(13)의 표면에 N-드리프트(drift) 영역(16) 및 문턱전압 조절용 이온주입영역(18)이 형성된다. 이어, N-드리프트(drift) 영역(16) 및 문턱전압 조절용 이온주입영역(18)이 형성된 기판(10)상에 게이트 산화막(14)과 게이트 전극(20)이 순차적으로 형성된다. 이어, 게이트 전극(20)을 포함한 기판(10) 전면에 이온주입공정을 수행하여 LDD(lightly doped drain)영역(24)을 형성한다. 이어, 게이트 전극(20)의 측벽에 스페이서(22)를 형성하고, 게이트 전극(20) 및 스페이서(22)를 포함한 기판(10) 전면에 이온주입공정을 수행하여 소스/드레인영역(26)을 형성한다. 이어, 스페이서(22) 및 게이트 전극(20)의 일부와 오버랩되도록 실리사이드방지용 막(28)을 형성함으로써, 종래 기술에 따른 고전압용 소자의 제조공정을 완료한다.
이때, 도 1b에는 상기 고전압 P웰 영역(13), N-드리프트(drift) 영역(16), 문턱전압 조절용 이온주입영역(18) 및 게이트 전극(20)간의 위치관계를 도시하고 있는 데, 종래의 고전압용 소자의 경우, 저전압용 소자 영역과 비교하여 P웰 영역의 농도가 상대적으로 낮고 게이트 산화막의 두께가 상대적으로 두껍기 때문에 소자분리막의 경계부분에서 열공정등에 의해 P형 이온 즉, 보론 분리(Boron segregation), 산화막 얇아짐(thinning) 현상 등이 발생하게 되고, 이는 문턱전압이 상대적으로 낮아지게 되어 서브 문턱전압 전류와 접합 누설전류가 증가하게 된다. 따라서 결과적으로 게이트 전압에 따른 전류 및 전압 곡선 즉, 도 2에 도시된 그래프에서 험프(hump) 현상이 나타나게 된다.
결국, 고전압용 소자에 험프(hump)현상이 발생함됨으로써, 소자 특성 및 신 뢰성을 확보하지 못하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 험프 특성이 개선되는 고전압용 소자의 제조방법을 제공함에 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 고전압용 반도체소자의 제조방법은 기판에 볼록부를 갖는 고전압용 웰영역을 형성하는 단계와, 상기 고전압용 웰영역에 드리프트영역 및 문턱전압 조절용 이온주입영역을순차적으로 형성하는 단계와, 상기 기판 상에 오목부를 갖는 게이트 전극을 형성하는 단계를 포함하고, 상기 게이트 전극의 오목부는 상기 드리프트영역의 모서리부분 및 고전압용 웰영역의 볼록부에 상응하도록 형성된다.
상기 고전압용 웰영역은 P형 이온영역이고, 상기 드리프트 영역 및 문턱전압 조절용 이온주입영역은 N형 이온영역이다.
상기 고전압용 웰영역이 형성되기 전에, 상기 기판에 소자분리막을 형성하는 단계를 더 포함한다.
상기 게이트전극을 형성하는 단계 후에, 상기 게이트전극이 형성된 기판에 LDD영역을 형성하는 단계와, 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 상기 게이트 전극 및 스페이서가 형성된 기판에 소스/드레인영역을 형성하는 단계와, 상기 게이트 전극의 일부와 오버랩되면서 동시에 상기 스페이서 상에 형성되는 실리사이드방지용 막을 형성하는 단계를 포함한다.
본 발명에 따른 고전압용 소자의 제조방법은 험프특성이 개선되는 효과가 있다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 3a 및 도 3b 내지 도 6a 및 도 6b는 본 발명에 따른 고전압용 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b에 도시된 바와 같이, 기판(100)상에 활성영역 및 비활성영역을 정의하는 소자분리막(120)을 형성한다. 상기 소자분리막(120)은 기판(100)을 사진식각공정을 통해 패터닝하여 트렌치를 형성하고, 상기 트렌치내에만 산화막 등의 절연막을 매립함으로써 형성된다.
이어, 소자분리막(120)의 형성을 통해 정의된 활성영역의 소정영역에 이온주입용 마스크(미도시)를 형성하고, 이를 이용하여 P형 이온의 주입공정을 수행하여 고전압 P-웰영역(130)을 형성한다.
이때, 고전압 P-웰영역(130)은 이후 형성될 게이트 전극와 오버랩되는 영역을 도 3a에 도시된 바와 같이 A 영역만큼 더 넓게 형성되는 볼록부(A)를 형성하여 종래 기술에 따른 고전압 P-웰영역(130)보다 더 길게 형성된다.
다음은 도 4a 및 도 4b에 도시된 바와 같이, 소자분리막(120) 및 고전압 P-웰영역(130)이 형성된 기판(100)의 소정영역에 이온주입용 마스크(미도시)를 형성 하고, 이를 이용하여 N형 이온의 주입공정을 수행하여 고전압 P-웰영역(130)에 N-드리프트영역(160)을 형성한다.
계속하여, 도 5a 및 도 5b에 도시된 바와 같이, N-드리프트영역(160)이 형성된 기판(100)의 소정영역에 이온주입용 마스크(미도시)를 형성하고, 이를 이용하여 N형 이온의 주입공정을 수행하여 고전압 P-웰영역(130)에 N-문턱전압 조절용 이온주입영역(180)을 형성한다.
계속하여, 도 6a 및 도 6b에 도시된 바와 같이, N-문턱전압 조절용 이온주입영역(180)이 형성된 기판(100) 상에 게이트 산화막(140)을 형성한다. 이어, 상기 게이트 산화막(140) 상에 폴리 실리콘막을 형성한 후, 사진 식각공정을 통해 패터닝하여 게이트 전극(121)을 형성한다.
이때, 상기 게이트 전극(121)은 오목부를 갖도록 형성되되, 상기 오목부는 상기 N-드리프트영역(160)의 모서리부분 및 고전압용 P-웰영역(130)의 볼록부에 상응하도록 형성되어, 오목부를 갖는 게이트 전극(121) 하부에 형성되는 채널영역과 N-드리프트영역(160)의 모서리 부분은 오버랩되지 않는다.
상기와 같은 게이트 전극(121)을 형성함으로써, 오목부를 갖는 게이트 전극(121) 하부에 형성되는 채널영역과 N-드리프트 영역(160)의 모서리 부분이 오버랩되지 않음으로써, 보론 분리(Boron segregation)현상의 발생으로 인해 문턱전압이 낮은 활성영역의 모서리 부분을 따라 흐르던 캐리어(carrier)들은 N-드리프트 영역(160)이 끝나는 영역에서부터 큰 저항에 부딪혀 쉽게 이동할 수 없으므로 전류의 이동이 쉽게 증가하지 못하게 되어, 서브 문턱전압 전류와 접합 누설전류가 감 소하게 된다. 결과적으로 게이트 전압에 따른 전류 및 전압 곡선 즉, 도 7에 도시된 바와 같이, 그래프에서 험프(hump) 특성이 개선된다.
그리고, 볼록부가 구비된 고전압 P-웰영역(130)이 형성됨으로써, 볼록부만큼 넓어진 웰영역만큼 보론 분리(Boron segregation)현상의 발생을 억제할 수 있게 되는 효과 또한 가진다.
이어, 상기 게이트 전극(121)이 형성된 기판(100)에 이온주입공정을 수행하여, 기판(100)에 LDD영역(124)을 형성하고, 게이트 전극(121)의 측벽에 스페이서(122)를 형성한 후, 이를 이온주입 마스크로 이온주입 공정을 수행하여, 소스/드레인영역(126)을 형성한다. 그리고, 상기 게이트 전극(121)의 일부와 오버랩되면서 동시에 스페이서(122) 상에 형성되는 실리사이드방지용 막(128)을 형성함으로써, 본 공정을 완료한다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 종래 기술에 따른 고전압용 반도체 소자의 단면도 및 평면도
도 2는 종래 기술에 따른 전류 및 전압 곡선을 도시한 그래프
도 3a 및 도 3b 내지 도 6a 및 도 6b는 본 발명에 따른 고전압용 소자의 제조방법을 설명하기 위한 단면도들
도 7은 본 발명에 따른 전류 및 전압 곡선을 도시한 그래프
Claims (4)
- 기판에 볼록부를 갖는 고전압용 웰영역을 형성하는 단계와,상기 고전압용 웰영역에 드리프트영역 및 문턱전압 조절용 이온주입영역을순차적으로 형성하는 단계와,상기 기판 상에 오목부를 갖는 게이트 전극을 형성하는 단계를 포함하고,상기 게이트 전극의 오목부는 상기 드리프트영역의 모서리부분 및 고전압용 웰영역의 볼록부에 상응하도록 형성되는 것을 특징으로 하는 고전압용 반도체 소자의 제조방법.
- 제1 항에 있어서,상기 고전압용 웰영역은 P형 이온영역이고, 상기 드리프트 영역 및 문턱전압 조절용 이온주입영역은 N형 이온영역인 것을 특징으로 하는 고전압용 반도체 소자의 제조방법.
- 제1 항에 있어서, 상기 고전압용 웰영역이 형성되기 전에,상기 기판에 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압용 반도체 소자의 제조방법.
- 제1 항에 있어서, 상기 게이트전극을 형성하는 단계후에,상기 게이트전극이 형성된 기판에 LDD영역을 형성하는 단계와,상기 게이트 전극의 측벽에 스페이서를 형성하는 단계와,상기 게이트 전극 및 스페이서가 형성된 기판에 소스/드레인영역을 형성하는 단계와,상기 게이트 전극의 일부와 오버랩되면서 동시에 상기 스페이서 상에 형성되는 실리사이드방지용 막을 형성하는 단계를 포함하는 고전압용 반도체소자의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070138356A KR100917819B1 (ko) | 2007-12-27 | 2007-12-27 | 고전압용 반도체소자의 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| KR20090070368A KR20090070368A (ko) | 2009-07-01 |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| KR (1) | KR100917819B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10797134B2 (en) | 2018-01-03 | 2020-10-06 | Samsung Electronics Co., Ltd. | Integrated circuit devices |
| US12010846B2 (en) | 2020-12-28 | 2024-06-11 | Samsung Electronics Co., Ltd. | Semiconductor device and electronic system including the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04134832A (ja) * | 1990-09-27 | 1992-05-08 | Toshiba Corp | 電界効果トランジスタ |
| JPH0945900A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | Ｍｉｓ型ｆｅｔおよびその製造方法 |
| KR100275327B1 (ko) * | 1997-06-24 | 2000-12-15 | 김영환 | 반도체소자의 트랜지스터 형성방법 |
| JP2006179949A (ja) | 2006-02-15 | 2006-07-06 | Renesas Technology Corp | 半導体集積回路装置 |
-
2007
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04134832A (ja) * | 1990-09-27 | 1992-05-08 | Toshiba Corp | 電界効果トランジスタ |
| JPH0945900A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | Ｍｉｓ型ｆｅｔおよびその製造方法 |
| KR100275327B1 (ko) * | 1997-06-24 | 2000-12-15 | 김영환 | 반도체소자의 트랜지스터 형성방법 |
| JP2006179949A (ja) | 2006-02-15 | 2006-07-06 | Renesas Technology Corp | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10797134B2 (en) | 2018-01-03 | 2020-10-06 | Samsung Electronics Co., Ltd. | Integrated circuit devices |
| US12010846B2 (en) | 2020-12-28 | 2024-06-11 | Samsung Electronics Co., Ltd. | Semiconductor device and electronic system including the same |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120827 Year of fee payment: 4 |
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