KR101606930B1 - 반도체소자 및 그 제조방법 - Google Patents

반도체소자 및 그 제조방법 Download PDF

Info

Publication number
KR101606930B1
KR101606930B1 KR1020080137497A KR20080137497A KR101606930B1 KR 101606930 B1 KR101606930 B1 KR 101606930B1 KR 1020080137497 A KR1020080137497 A KR 1020080137497A KR 20080137497 A KR20080137497 A KR 20080137497A KR 101606930 B1 KR101606930 B1 KR 101606930B1
Authority
KR
South Korea
Prior art keywords
drain
type well
gate electrode
conductive
well
Prior art date
Application number
KR1020080137497A
Other languages
English (en)
Other versions
KR20100079086A (ko
Inventor
김종민
유재현
박찬호
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020080137497A priority Critical patent/KR101606930B1/ko
Priority to TW098145144A priority patent/TW201029181A/zh
Priority to US12/648,230 priority patent/US8288830B2/en
Priority to CN200910265286A priority patent/CN101771034A/zh
Publication of KR20100079086A publication Critical patent/KR20100079086A/ko
Application granted granted Critical
Publication of KR101606930B1 publication Critical patent/KR101606930B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

실시예에 따른 반도체소자는 기판에 소자분리막에 의해 정의된 활성영역; 상기 활성영역에 형성된 제2 도전형 웰; 상기 제2 도전형 웰의 일측에 형성된 확장된 드레인; 상기 제2 도전형 웰과 상기 확장된 드레인 상에 형성된 게이트 전극; 상기 게이트 전극 양측에 형성된 소스와 드레인;을 포함하며, 상기 게이트 전극 하측의 상기 제2 도전형 웰의 모서리 부분이 확장된 영역을 포함하는 것을 특징으로 한다.
반도체소자, 험프

Description

반도체소자 및 그 제조방법{Semiconductor and Method for Manufacturing the same}
실시예는 반도체소자 및 그 제조방법에 관한 것이다.
반도체 소자의 크기가 감소함에 따라 서브 뜨레쉬홀드 리키지(sub-threshold leakage)가 증가하는 경향이 있으며 이를 험프(hump) 현상 이라고도 한다. Hump 현상은 활성(active)지역과 소자분리막(STI) 코너(corner)지역이 특성이 다른 두 개의 MOSFET처럼, 즉 STI corner 쪽 채널(Channel)에서의 문턱전압이 낮아 반도체소자의 문턱전압 이하에서 높은 누설전류를 야기시키는 것으로, 이를 방지하고자 여러 가지 방법이 발명 고안 되었다.
예를 들면, 트렌치 측벽에 보론(boron)을 이온주입 하여 hump 현상을 방지 하는 방법, 활성영역(active)과 STI 지역이 만나는 부분의 라운딩특성을 향상시켜 hump 현상을 방지 하는 방법 등이 있다.
이러한 종래기술을 이용하여 hump 특성을 방지 할 수 있으나, 이로한 종래의 방법들을 이용할 경우 추가적인 공정 단계의 도입으로 인한 비용 증가를 유발하게 되거나 또는 소자의 면적이 증가하게 되는 단점이 존재한다.
실시예는 비대칭 채널 프로파일(Asymmetric Channel profile)을 갖는 반도체 MOS 소자의 구조에서 게이트나 액티브 영역 자체의 변경 없이 채널 프로파일(Channel profile)의 구조를 변형시켜 hump 현상을 방지 할 수 있는 반도체소자 및 그 제조방법을 제공하고자 한다.
실시예에 따른 반도체소자는 기판에 소자분리막에 의해 정의된 활성영역; 상기 활성영역에 형성된 제2 도전형 웰; 상기 제2 도전형 웰의 일측에 형성된 확장된 드레인; 상기 제2 도전형 웰과 상기 확장된 드레인 상에 형성된 게이트 전극; 상기 게이트 전극 양측에 형성된 소스와 드레인;을 포함하며, 상기 게이트 전극 하측의 상기 제2 도전형 웰의 모서리 부분이 확장된 영역을 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 반도체소자의 제조방법은 기판에 소자분리막에 의해 활성영역을 정의하는 단계; 상기 활성영역에 제2 도전형 웰을 형성하는 단계; 상기 제2 도전형 웰의 일측에 확장된 드레인을 형성하는 단계; 상기 제2 도전형 웰과 상기 확장된 드레인 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측에 소스와 드레인을 형성하는 단계;를 포함하며, 상기 게이트 전극 하측의 상기 제2 도전형 웰의 모서리 부분이 확장된 영역을 포함하는 것을 특징으로 한다.
실시예에 따른 반도체소자 및 그 제조방법에 의하면, 기존의 비대칭 채널 프 로파일(Asymmetric Channel profile)을 갖는 고전압(high voltage) MOS 소자 구조에서 문턱 전압을 제어하기 위한 마스크(mask) 구조만을 변경하여 hump 현상을 방지 할 수 있다.
실시예에 의하면, 다른 특성의 열화 없이, 그리고 추가적인 공정 도입으로 인한 비용의 증가 없이 hump 현상을 방지할 수 있는 이점이 있다.
이하, 실시예에 따른 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
(실시예)
도 1은 실시예에 따른 반도체소자의 평면도이다.
실시예에 따른 반도체소자는 기판에 소자분리막(105)에 의해 정의된 활성영역; 상기 활성영역에 형성된 제2 도전형 웰(110); 상기 제2 도전형 웰(110)의 일측에 형성된 확장된 드레인(120); 상기 제2 도전형 웰(110)과 상기 확장된 드레인(120) 상에 형성된 게이트 전극(140); 상기 게이트 전극(140) 양측에 형성된 소스(132)와 드레인(134);을 포함하며, 상기 게이트 전극(140) 하측의 상기 제2 도전형 웰(110)의 모서리 부분이 확장된 영역(E)을 포함하는 것을 특징으로 한다.
상기 제2 도전형 웰의 모서리 부분이 확장된 영역(E)은 상기 게이트 전 극(140) 하측의 상기 제2 도전형 웰(110)과 상기 소자분리막(105)의 경계 부분에 제2 도전형 웰의 모서리 부분이 확장된 영역이 형성되는 것을 특징으로 한다.
실시예에 따른 반도체소자 및 그 제조방법에 의하면, 기존의 비대칭 채널 프로파일(Asymmetric Channel profile)을 갖는 고전압(high voltage) MOS 소자 구조에서 문턱 전압을 제어하기 위한 마스크(mask) 구조만을 변경하여 hump 현상을 방지 할 수 있다.
실시예에 의하면, 다른 특성의 열화 없이, 그리고 추가적인 공정 도입으로 인한 비용의 증가 없이 hump 현상을 방지할 수 있는 이점이 있다.
이하, 도 1을 참조하여 실시예에 따른 반도체소자의 제조방법을 설명한다.
우선, 기판에 소자분리막(105)에 의해 활성영역을 정의한다. 상기 소자분리막(105)은 STI, LCOS 등일 수 있다.
이후, 상기 활성영역에 제2 도전형 웰(110)을 형성한다. 예를 들어, 활성영역에 이온주입에 의해 P형 웰 또는 Vt 이온주입영역 등을 형성할 수 있으나 이에 한정되는 것은 아니다. 실시예는 NMOS를 기준으로 설명하나 이에 한정되는 것은 아니다.
이후, 상기 제2 도전형 웰(110)의 일측에 확장된 드레인(exetended drain)(120)을 형성한다.
이후, 상기 제2 도전형 웰(110)과 상기 확장된 드레인(120) 상에 게이트 전극(140)을 형성한다. 상기 게이트 전극(140)은 게이트 절연층과 게이트를 포함할 수 있다.
실시예에서 상기 게이트 전극(140)은 상기 제2 도전형 웰(110) 및 상기 확장된 드레인(120)과 오버랩(overlap)되도록 형성될 수 있다.
이후, 상기 게이트 전극(140) 양측에 소스(132)와 드레인(134)을 형성할 수 있다.
실시예는 상기 제2 도전형 웰(110)에서 상기 게이트 전극(140) 하측의 상기 제2 도전형 웰의 모서리 부분이 확장된 영역(E)을 포함할 수 있다.
실시예에서 상기 제2 도전형 웰의 모서리 부분이 확장된 영역(E)은 상기 게이트 전극(140) 하측의 상기 제2 도전형 웰(110)과 상기 소자분리막(105)의 경계 부분에 제2 도전형 웰의 모서리 부분이 확장된 영역(E)이 형성될 수 있다.
또한, 상기 제2 도전형 웰(110)의 모서리 부분이 확장된 영역(E)은 폭(width) 방향을 기준으로 상기 게이트 채널의 코너(corner) 영역의 상기 제2 도전형 웰(110)이 상기 소자분리막(105)의 에지를 따라 일부 돌출될 수 있다.
이후, 상기 소스(132) 일측의 제2 도전형 웰(110)에 고농도 영역(136)을 형성할 수 있다. 이후, 컨택공정이 진행될 수 있다.
실시예에 따른 반도체소자 및 그 제조방법에 의하면, 기존의 비대칭 채널 프로파일(Asymmetric Channel profile)을 갖는 고전압(high voltage) MOS 소자 구조에서 문턱 전압을 제어하기 위한 마스크(mask) 구조만을 변경하여 hump 현상을 방지 할 수 있다.
실시예에 의하면, 다른 특성의 열화 없이, 그리고 추가적인 공정 도입으로 인한 비용의 증가 없이 hump 현상을 방지할 수 있는 이점이 있다.
실시예는 고전압(high voltage) NMOS 구조로서 문턱전압(threshold voltage)를 조절 하면서 확장된 드레인(extended drain)과 제2 도전형 웰(110)인 p-well 영역이 근접하여 항복전압 특성이 열화되는 것을 방지하기 위하여 p-well mask가 소스영역과 소스영역으로부터 일정영역의 채널(Channel)부분과 오버랩(overlap) 될 수 있다.
결국 소스(source)에서 드레인(134)에 이르는 채널(Channel) 영역에서 채널프로파일(Channel profile)은 비대칭 채널 프로파일(Asymmetric Channel profile)을 가지게 되고 그러한 Asymmetric Channel profile은 소스(source) 단 쪽에서의 문턱전압과 드레인 단 쪽에서의 항복 전압이라는 두 특성을 확보할 수 있게 해준다.
한편, 소스 쪽으로부터 오버랩되는 P-well은 채널(Channel) 영역에서 약 0.5~2.0 ㎛ 정도 오버랩 되도록 일부분만 형성될 수 있는데, 이온 주입되는 에지(edge)가 소스로부터 가까움으로 인해 채널(Channel)을 따라 길이(length) 방향에서 그래디언트 프로파일(Gradient profile)을 가지는 문제가 발생할 수 있다.
이러한 Gradient profile의 특성은 활성영역(active)과 소자분리막(STI, LOCOS) 지역이 만나는 위치에서의 segregation 등의 이유로 인하여 폭(width) 방향에서의 센터(center)와 에지(edge) 영역 사이에 문턱 전압차이가 심해질 수 있고 Hump에 취약해 질 수가 있다.
이에 실시예는 소스(source) 단에서 채널(Channel)의 농도를 국부적으로 조절하여 문턱전압을 조절하는 소자로서, 상기 Gradient profile에 따른 문제점을 해 결하기 위해 제2 도전형 웰(110), 예를 들어 p-well 구조를 소자의 코너(corner) 부분에서만 돌출하도록 확장함으로서 코너(corner) 부분에서 채널(Channel) 농도가 낮아지는 현상을 개선 할 수 있다.
실시예에 따라 이러한 코너(corner) 부분에서만의 확장된 영역(E)을 형성하는 것은 소자의 문턱전압이나 황복전압에 영향을 주지 않음으로 추가적인 공정변화를 야기키지 않는다. 실시예와 같이 p-well 부분의 코너(corner) 부분에서만 확장하는 방법은 추가적인 공정 도입 없이 마스크(mask) 구조만 변경하여 hump 현상을 방지할 수 있는 이점이 있다.
실시예는 고전압 반도체소자로서, MOS FET 등이 될 수 있는데, 문턱전압을 제어하는 제2 도전형 웰(well) 또는 vt 이온주입 마스크가 게이트(gate)와 일정 부분 오버랩(overlap) 되는 구조로 형성할 수 있고, 이때 채널(channel)의 폭 코너(width corner) 부분의 제2 도전형 웰(well) 또는 vt 이온주입영역이 소자분리막, 예를 들어 STI의 코너 에지(corner edge)를 따라 일정부분 돌출된 형태로 형성될 수 있다.
또한, 실시예에 의하면 문턱전압을 조절하는 Vt 또는 제2 도전형 웰(110)의 도핑 프로파일(doping profile)이 게이트 길이(length) 방향으로 비대칭(asymmetric) 할 뿐만 아니라 소자분리막 코너(corner) 근처에서 더 크게 비대칭(asymmetric)하여 2차원 구조의 문턱 전압 조절 채널 프로파일(channel profile)을 갖는 MOS 소자의 구조를 제공할 수 있다.
또한, 실시예는 문턱전압 제어용 마스크의 돌출된 확장영역 부분이 채널 폭(channel width) 방향으로 활성영역(active)과 0.1 ㎛ 이상 오버랩될 수 있다. 예를 들어, 약 0.2~1.0㎛ 오버랩(overlap) 될 수 있다.
또한, 실시예는 문턱전압 제어용 마스크의 돌출된 부분이 채널 길이(channel length) 방향으로 활성영역(active)과 0.1 ㎛ 이상 오버랩될 수 있다. 예를 들어, 약 0.2~1.0㎛ 오버랩(overlap) 될 수 있다.
또한, 실시예는 MOS소자의 문턱전압과 항복전압을 조절하기 위하여 채널 길이(channel length) 방향에서 non-uniform한 채널 프로파일(channel profile)을 가질 수 있다.
또한, 실시예는 소스(source)단 쪽의 채널 도핑 프로파일(channel doping profile)이 드레인(drain)단 쪽의 채널 도핑 프로파일(channel doping profile) 보다 높은 도핑 농도(doping density)를 가질 수 있다.
또한, 실시예는 MOS 소자의 문턱전압과 항복전압 및 hump 특성을 조절하기 위하여 채널 길이(channel length) 방향 및 폭(width) 방향으로 일정 부분에 걸쳐 non-uniform한 채널 프로파일(channel profile)을 가질 수 있다.
실시예에 따른 반도체소자 및 그 제조방법에 의하면, 기존의 비대칭 채널 프로파일(Asymmetric Channel profile)을 갖는 고전압(high voltage) MOS 소자 구조에서 문턱 전압을 제어하기 위한 마스크(mask) 구조만을 변경하여 hump 현상을 방지 할 수 있다.
실시예에 의하면, 다른 특성의 열화 없이, 그리고 추가적인 공정 도입으로 인한 비용의 증가 없이 hump 현상을 방지할 수 있는 이점이 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1은 실시예에 따른 반도체소자의 평면도.

Claims (10)

  1. 기판에 소자분리막에 의해 정의된 활성영역;
    상기 활성영역에 형성된 제2 도전형 웰;
    상기 제2 도전형 웰의 일측으로부터 소정 간격 이격되도록 형성된 확장된 드레인;
    상기 제2 도전형 웰과 상기 확장된 드레인 사이에서 상기 기판 상에 형성되며 상기 제2 도전형 웰의 일부 및 상기 확장된 드레인의 일부와 오버랩(overlap)되는 게이트 전극; 및
    상기 게이트 전극의 양측에서 상기 제2 도전형 웰 및 상기 확장된 드레인에 각각 형성된 소스와 드레인을 포함하며,
    상기 게이트 전극 하측의 게이트 채널 영역의 폭(width) 방향으로 위치된 상기 제2 도전형 웰의 모서리 부분들이 상기 소스에서 상기 드레인을 향하는 방향으로 돌출된 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 소스 일측의 제2 도전형 웰에 형성된 고농도 영역을 더 포함하는 것을 특징으로 하는 반도체소자.
  5. 삭제
  6. 기판에 소자분리막에 의해 활성영역을 정의하는 단계;
    상기 활성영역에 제2 도전형 웰을 형성하는 단계;
    상기 제2 도전형 웰의 일측으로부터 소정 간격 이격되도록 확장된 드레인을 형성하는 단계;
    상기 제2 도전형 웰의 일부 및 상기 확장된 드레인의 일부와 오버랩되도록 상기 제2 도전형 웰과 상기 확장된 드레인 사이에서 상기 기판 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측에서 상기 제2 도전형 웰 및 상기 확장된 드레인에 각각 소스와 드레인을 형성하는 단계를 포함하며,
    상기 게이트 전극 하측의 게이트 채널 영역의 폭 방향으로 위치된 상기 제2 도전형 웰의 모서리 부분들이 상기 소스에서 상기 드레인을 향하는 방향으로 돌출되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 삭제
  8. 삭제
  9. 제6항에 있어서,
    상기 소스와 상기 드레인을 형성하는 단계 이후에,
    상기 소스 일측의 제2 도전형 웰에 고농도 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 삭제
KR1020080137497A 2008-12-30 2008-12-30 반도체소자 및 그 제조방법 KR101606930B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020080137497A KR101606930B1 (ko) 2008-12-30 2008-12-30 반도체소자 및 그 제조방법
TW098145144A TW201029181A (en) 2008-12-30 2009-12-25 Semiconductor device and method of manufacturing the same
US12/648,230 US8288830B2 (en) 2008-12-30 2009-12-28 Semiconductor device and method of manufacturing the same
CN200910265286A CN101771034A (zh) 2008-12-30 2009-12-30 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080137497A KR101606930B1 (ko) 2008-12-30 2008-12-30 반도체소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20100079086A KR20100079086A (ko) 2010-07-08
KR101606930B1 true KR101606930B1 (ko) 2016-03-28

Family

ID=42283812

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080137497A KR101606930B1 (ko) 2008-12-30 2008-12-30 반도체소자 및 그 제조방법

Country Status (4)

Country Link
US (1) US8288830B2 (ko)
KR (1) KR101606930B1 (ko)
CN (1) CN101771034A (ko)
TW (1) TW201029181A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102414796B1 (ko) 2021-06-02 2022-06-30 윤진희 기능성 홀로그램 액자

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5338960A (en) * 1992-08-05 1994-08-16 Harris Corporation Formation of dual polarity source/drain extensions in lateral complementary channel MOS architectures
US5998848A (en) * 1998-09-18 1999-12-07 International Business Machines Corporation Depleted poly-silicon edged MOSFET structure and method
KR100374551B1 (ko) * 2000-01-27 2003-03-04 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
JP3504212B2 (ja) * 2000-04-04 2004-03-08 シャープ株式会社 Ｓｏｉ構造の半導体装置
US6906360B2 (en) * 2003-09-10 2005-06-14 International Business Machines Corporation Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions
JP4707947B2 (ja) * 2003-11-14 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
KR100558011B1 (ko) * 2004-07-12 2006-03-06 삼성전자주식회사 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의제조방법
JP2008010830A (ja) * 2006-05-31 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置
US7808051B2 (en) * 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction

Also Published As

Publication number Publication date
US8288830B2 (en) 2012-10-16
TW201029181A (en) 2010-08-01
CN101771034A (zh) 2010-07-07
KR20100079086A (ko) 2010-07-08
US20100163981A1 (en) 2010-07-01

Similar Documents

Publication Publication Date Title
US20120043608A1 (en) Partially Depleted Dielectric Resurf LDMOS
US9660020B2 (en) Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same
KR100668856B1 (ko) 반도체 소자의 제조방법
KR101699585B1 (ko) 고전압 반도체 소자 및 그 제조 방법
US8552492B2 (en) Semiconductor device
US7750399B2 (en) MOS transistors having recessed channel regions and methods of fabricating the same
KR20100078469A (ko) 반도체 소자 및 그 제조 방법
KR101781220B1 (ko) 디프레션형 ｍｏｓ 트랜지스터를 갖는 반도체 장치
KR101843595B1 (ko) 반도체 소자 및 그 제조방법
US9627524B2 (en) High voltage metal oxide semiconductor device and method for making same
TWI440181B (zh) 高壓金屬氧化物半導體元件與製作方法
KR101606930B1 (ko) 반도체소자 및 그 제조방법
US8951874B2 (en) Semiconductor device and manufacturing method thereof
CN112038404A (zh) 改善nmosfet热载流子效应的方法及nmosfet器件
KR100587605B1 (ko) 고전압 트랜지스터 및 그 제조방법
KR100917819B1 (ko) 고전압용 반도체소자의 제조방법
US10727063B2 (en) Methods of fabricating high voltage semiconductor devices
KR20100092225A (ko) 문턱전압 조절 영역을 갖는 반도체소자의 제조방법
KR101033411B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법
KR101060704B1 (ko) 수평 확산형 모스트랜지스터의 제조 방법
KR100552809B1 (ko) 드레인-소스 브레이크다운 전압을 개선한 반도체 소자 및그 제조 방법
KR101025923B1 (ko) 셀프 얼라인드 매몰 ｌｄｄ 확장형 고전압 트랜지스터 및그 제조 방법
KR101201496B1 (ko) 수평 확산형 모스 트랜지스터 및 그 제조방법
US9076676B2 (en) High-voltage transistor device and production method
KR20100111021A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191219

Year of fee payment: 5