KR101201496B1 - 수평 확산형 모스 트랜지스터 및 그 제조방법 - Google Patents

Abstract

본 발명은 고농도의 드레인 영역과 저농도의 드리프트 영역 간의 계면에서 기판 전류가 발생되는 것을 억제하여 고전압 특성을 확보할 수 있는 수평 확산형 모스 트랜지스터 및 그 제조방법을 제공하기 위한 것으로서, 이를 위해 본 발명은 제1 도전형의 웰이 형성된 기판과, 상기 웰 내에 국부적으로 형성된 제2 도전형의 드리프트 영역과, 상기 드리프트 영역의 일측부와 대응되는 상기 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 일측으로 노출된 상기 웰 내에 형성된 상기 제2 도전형의 소오스와, 상기 드리프트 영역과의 경계면에서의 전계 분산을 위해 상기 드리프트 영역과의 경계면에서 일정 경사각을 갖고 상기 게이트 전극의 타측으로 노출된 상기 드리프트 영역 내에 형성된 상기 제2 도전형의 드레인을 포함하는 수평 확산형 모스 트랜지스터를 제공한다.

LDMOS, 드리프트, 드레인, 농도차, 경사각.

Description

수평 확산형 모스 트랜지스터 및 그 제조방법{LATERAL DIFFUSED METAL OXIDE SEMICONDUCTOR AND METHOD FOR MANUFACTURING THE SAME}

도 1은 종래 기술에 따른 LDMOS 트랜지스터를 도시한 단면도.

도 2는 종래 기술에 따른 LDMOS의 전류-전압 특성을 나타낸 도면.

도 3은 종래 기술에 따른 LDMOS의 드레인에 전계 집중 현상을 설명하기 위한 도면.

도 4는 본 발명의 실시예에 따른 LDMOS 트랜지스터를 도시한 단면도.

도 5a 내지 도 5d는 도 4에 도시된 본 발명의 실시예에 따른 LDMOS 트랜지스터 제조방법을 설명하기 위해 도시한 공정 단면도.

<도면의 주요부분에 대한 부호의 설명>

10, 30 : P웰

11, 31 : 소자분리막

12, 32 : 게이트 산화막

13, 33 : 게이트 도전막

15, 35 : 게이트 전극

16, 36 : 저농도 접합영역

17, 37 : N^- 드리프트 영역

18, 38 : 스페이서

19, 39 : 고농도 N⁺ 접합영역

20, 40 : 소오스

21, 45 : N⁺ 드레인

42, 42a : 감광막 패턴

본 발명은 고전압용 반도체 소자에 관한 것으로, 특히 수평 확산형 모스(LDMOS; Lateral Diffused MOS) 트랜지스터 및 그 제조방법에 관한 것이다.

일반적으로 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 브레이크다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.

즉, 고전압이 직접 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(Punch-through) 전압과 상기 드레인 및 소오스와 웰(Well) 또는 기판 사이의 브레이크다운 전압이 상기 고전압보 다 커야한다.

일반적으로, 고전압용 반도체 소자로 PN 다이오드를 내장한 DMOS가 사용되고 있는데, 이는 드레인 영역을 이중의 불순물 확산 영역으로 형성하여 트랜지스터의 펀치 쓰루 전압과 브레이크다운 전압을 높이고, 소오스 및 드레인 영역 사이에 PN 다이오드를 형성하여 트랜지스터의 오프(Off)시 과다 전압에 의해 소자가 파괴되는 현상을 방지할 수 있게 된다.

이하, 첨부된 도면을 참조하여 종래 기술에 따른 고전압 소자를 설명하기로 한다. 특히, 대표적인 고전압 소자로는 수평 확산형 모스(LDMOS; Lateral Diffused MOS) 트랜지스터가 있다.

도 1은 종래 기술에 따른 LDMOS 트랜지스터를 도시한 단면도이다. 도 1을 참조하면, 종래 기술에 따른 LDMOS 트랜지스터는 P웰(P-Well, 10)이 형성된 P형 기판(미도시)과, P웰(10) 내에 형성된 저농도의 N^- 드리프트 영역(17)과, N^- 드리프트 영역(17)과 일정 부분 중첩(Overlap)되어 기판 상에 형성된 게이트 전극(15)과, 게이트 전극(15)의 일측으로 노출된 P웰(10) 내에 형성된 소오스(20)와, 게이트 전극(15)의 타측으로 노출된 N^- 드리프트 영역(17) 내에 형성된 고농도의 N⁺ 드레인(21)으로 구성된다. 이때, 게이트 전극(15)의 양측벽에는 스페이서(18)가 구비된다.

그러나, 도 2의 'A' 부위를 참조하면 이러한 종래 기술에 따른 LDMOS 트랜지스터의 경우 N⁺ 드레인(21)과 N^- 드리프트 영역(17) 사이의 기판 내에서 발생되는 기판 전류(Substrate Current)로 인해 고전압 특성을 보장하기가 어렵다는 문제점 이 있다는 것을 알 수 있다.

이러한, 기판 전류는 N⁺ 드레인(21)과 N^- 드리프트 영역(17) 간의 경계면의 급격한 농도 변화에 의한 Kirk 효과(Effect)로 인해 발생되는 것이다. 도 3을 참조하면, Kirk 효과에 의해 N⁺ 드레인(21)과 N^- 드리프트 영역(17) 간의 계면에서 전계(Electric Field) 분포가 집중('B' 부위 참조)되면서 이러한 문제점이 발생하는 것을 알 수 있다.

도 1에 있어서, 미설명된 '12' 및 '13'은 게이트 전극(15)을 이루는 게이트 산화막 및 게이트 도전막이고, '11'은 소자분리막이며, '16' 및 '19'는 소오스(20)를 구성하는 저농도 접합영역 및 고농도 N⁺ 접합영역을 나타낸다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 고농도의 드레인 영역과 저농도의 드리프트 영역 간의 계면에서 기판 전류가 발생되는 것을 억제하여 고전압 특성을 확보할 수 있는 수평 확산형 모스 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 일측면에 따른 본 발명은, 제1 도전형의 웰이 형성된 기판과, 상기 웰 내에 국부적으로 형성된 제2 도전형의 드리프트 영역과, 상 기 드리프트 영역의 일측부와 대응되는 상기 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 일측으로 노출된 상기 웰 내에 형성된 상기 제2 도전형의 소오스와, 상기 드리프트 영역과의 경계면에서의 전계 분산을 위해 상기 드리프트 영역과의 경계면에서 일정 경사각을 갖고 상기 게이트 전극의 타측으로 노출된 상기 드리프트 영역 내에 형성된 상기 제2 도전형의 드레인을 포함하는 수평 확산형 모스 트랜지스터를 제공한다.

본 발명의 일측면에 있어서, 상기 드레인은 영역 별로 서로 다른 농도 프로파일을 갖는데, 바람직하게는, 상기 게이트 전극 방향으로 갈수록 그 농도가 감소한다.

본 발명의 일측면에 있어서, 상기 게이트 전극은 상기 드리프트 영역의 일부와 중첩되어 형성된다.

또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 제1 도전형의 웰이 형성된 기판을 제공하는 단계와, 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 일측부에 대응되는 상기 웰 내에 제2 도전형의 드리프트 영역을 형성하는 단계와, 상기 게이트 전극의 타측부에 대응되는 상기 웰 내에 상기 제2 도전형의 소오스를 형성하는 단계와, 상기 드리프트 영역의 일부가 노출되도록 상기 게이트 전극을 포함한 상기 웰 상부에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴의 양측 모서리부가 일정 경사각을 갖도록 상기 감광막 패턴을 경화시키는 단계와, 상기 감광막 패턴을 이용한 이온주입공정을 실시하여 상기 드리프트 영역 내에 상기 드리프트 영역과의 경계면에서 일정 경사각을 갖는 드 레인을 형성하는 단계를 포함하는 수평 확산형 모스 트랜지스터 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.

실시예

도 4는 본 발명의 실시예에 따른 LDMOS 트랜지스터를 도시한 단면도이다. 여기서는, 일례로 NMOS형 트랜지스터를 도시하기로 한다.

도 4를 참조하면, 본 발명의 실시예에 따른 LDMOS 트랜지스터는 P웰(P-Well, 30)이 형성된 기판(미도시)과, P웰(30) 내에 국부적으로 형성된 저농도의 N^- 드리프트 영역(37)과, N^- 드리프트 영역(37)의 일측부와 대응되는 기판 상에 형성된 게이트 전극(35)과, 게이트 전극(35)의 일측으로 노출된 P웰(30) 내에 형성된 고농도의 N⁺ 소오스(40)와, N^- 드리프트 영역(37)과의 경계면에서의 전계 분산을 위해 N^- 드 리프트 영역(37)과의 경계면에서 일정 경사각(Slope angle)을 갖도록 게이트 전극(35)의 타측으로 노출된 N^- 드리프트 영역(37) 내에 형성된 고농도의 N⁺ 드레인(45)을 포함한다.

여기서 중요한 것은, N^- 드리프트 영역(37)에 비해 고농도인 N⁺ 드레인(45)이 N^- 드리프트 영역(37)과의 경계면에서 일정 경사각을 갖고 형성됨으로써, N^- 드리프트 영역(37)과 N⁺ 드레인(45) 간 경계면에서의 급격한 농도 변화를 감소시킬 수 있다. 이는, N⁺ 드레인(45)이 영역 별로 서로 다른 농도 프로파일을 갖기 때문이다. 바람직하게는, ^N+ 드레인(45)은 게이트 전극(35) 방향으로 갈수록 그 농도가 감소된다.

즉, 수평 방향으로 비탈진(Gradient) 드레인(45)을 형성하여 N^- 드리프트 영역(37)과 N⁺ 드레인(45) 간 경계면에서 전계 분포가 집중되는 것을 방지할 수 있고, 이를 통해 N^- 드리프트 영역(37)과 N⁺ 드레인(45) 간 경계면에서 기판 전류가 발생되는 것을 억제하여 고전압 특성을 확보할 수 있다.

또한, N^- 드리프트 영역(37)의 농도를 그대로 유지하여 소오스/드레인 간 온저항(Ron)을 낮춰 온저항(Ron) 특성을 개선시킬 수 있다. 따라서, 소오스/드레인 사이의 채널 영역에 많은 양의 전류가 흐르도록 함으로써, 파워 매니지먼트(Power Management)에 적용시 매우 유용한 소자가 될 수 있다.

바람직하게, 게이트 전극(35)은 N^- 드리프트 영역(37)의 일부와 중첩되도록 형성되고, 이러한 게이트 전극(35)은 게이트 산화막(32)과 게이트 도전막(33)의 적층구조로 형성된다. 또한, 게이트 전극(35)의 양측벽에는 스페이서(38)가 형성된다.

이때, N⁺ 소오스(40)는 스페이서(38) 저부의 P웰(30) 내에 형성된 저농도 접합영역(36)과 스페이서(38)의 일측으로 노출된 P웰(30) 내에 형성된 고농도 N⁺ 접합영역(39)으로 이루어진다.

이하, 도 5a 내지 도 5d를 참조하여 도 4에 도시된 본 발명의 실시예에 따른 LDMOS 트랜지스터 제조방법을 설명하기로 한다.

먼저, 도 5a에 도시된 바와 같이, 웰 이온주입공정을 실시하여 P형 기판(미도시) 내에 P웰(P-Well, 30)을 형성한다. 예컨대, 웰 이온주입공정은 3족 물질인 보론(B)을 기판 내에 주입하여 이루어진다.

이어서, STI(Shallow Trench Isolation) 공정을 실시하여 P웰(30)이 형성된 기판 내에 소자분리막(31)을 형성한다. 이로써, 액티브 영역(Active Region)과 필드 영역(Field Region)이 정의된다.

이어서, P웰(30)이 형성된 기판 상에 게이트 전극(35)을 형성한다. 예컨대, 공지된 기술에 따라 P웰(30) 표면 상에 게이트 산화막(32)을 형성한 후, 게이트 산화막(32) 상에 게이트 도전막(33)을 증착한 다음, 이를 선택적으로 식각하여 게이 트 전극(35)을 형성한다.

이어서, 마스크 공정 및 LDD(Lightly Doped Drain) 이온주입공정을 실시하여 게이트 전극(35)의 일측으로 노출된 P웰(30) 내에 저농도 접합영역(36)을 형성한다.

이어서, 마스크 공정 및 드리프트 이온주입공정을 실시하여 게이트 전극(35)의 타측으로 노출된 P웰(30) 내에 저농도의 N^- 드리프트 영역(37)을 형성한다. 예컨대, N^- 드리프트 영역(37)은 5족 물질인 인(P) 또는 비소(As)를 주입한 후, 드라이브인(Drive-in) 공정을 실시하여 주입된 불순물 이온을 주입하여 형성한다. 따라서, N^- 드리프트 영역(37)은 게이트 전극(35)의 일측부와 일부 중첩(Overlap)되어 형성된다.

이어서, 공지된 기술에 따라 게이트 전극(35)의 양측벽에 절연막으로 이루어진 스페이서(38)를 형성한다.

이어서, 스페이서(38) 및 별도의 감광막 패턴을 마스크로 이용한 소오스 이온주입공정을 실시하여 스페이서(38)의 일측으로 노출된 P웰(30) 내에 저농도 접합영역(36)을 관통하는 고농도 N⁺ 접합영역(39)을 형성한다. 이로써, 저농도 접합영역(36)과 고농도 N⁺ 접합영역(39)으로 이루어지는 소오스(40)가 형성된다.

이어서, 도 5b에 도시된 바와 같이, 포토(Photo) 공정을 실시하여 게이트 전 극(35)을 덮도록 P웰(30) 상부 표면 상에 N^- 드리프트 영역(37)의 일부를 노출시키는 구조의 감광막 패턴(42)을 형성한다.

여기서, 감광막 패턴(42)은 드레인이 형성될 영역을 정의하기 위한 것으로 N^- 드리프트 영역(37)의 일부 영역을 오픈시키는 구조로 형성한다. 특히, 감광막 패턴(42)은 기존의 드레인 형성을 위해 형성되는 감광막 패턴보다 게이트 전극(35) 방향으로 오픈 면적이 넓어지게 형성한다. 이는, 후속 공정을 통해 일정 경사각을 갖는, 즉 비탈진 드레인을 형성하기 위한 공간(Space)을 확보하기 위함이다.

이어서, 도 5c에 도시된 바와 같이, 베이킹(Baking) 공정을 실시하여 감광막 패턴(42, 도 5b 참조)을 경화시킨다. 이로써, 양측 모서리(Corner)부에서 일정 경사각을 갖도록 경화된 감광막 패턴(42a)이 형성된다.

이러한 베이킹 공정시에는 감광막 패턴(42a)이 완만한 경사각을 갖으면서 양측으로 그 폭이 증가한다.

이어서, 감광막 패턴(42a)을 마스크로 이용한 드레인 이온주입공정(43)을 실시하여 감광막 패턴(42a)의 일측부에 대응되는 저농도의 N^- 드리프트 영역(37) 내에 이보다 고농도인 N⁺ 드레인(45)을 형성한다.

이때, 감광막 패턴(42a)에 의해 노출된 부분의 N^- 드리프트 영역(37)으로는 드레인 이온주입공정(43)시 주입되는 불순물 이온의 100%가 모두 주입되지만, 감광막 패턴(42a)이 경사각을 갖는 부분에서는 감광막 패턴(42a)의 두께만큼 드레인 이 온주입공정(43)시 주입되는 불순물 이온의 주입량이 감소된다. 이에 따라, 감광막 패턴(42a)이 경삭각을 갖는 부분에 대응되는 N^- 드리프트 영역(37)과의 경계면에서 일정 경사각을 갖는 N⁺ 드레인(45)이 형성된다.

이를 통해, 부위 별로 N⁺ 드레인(45)의 농도 프로파일을 달리하여 N⁺ 드레인(45)과 N^- 드리프트 영역(37) 간의 급격한 농도 차이로 인해 N⁺ 드레인(45)과 N^- 드리프트 영역(37) 간 경계면에서의 전계 집중을 분산시킴으로써, N⁺ 드레인(45)과 N^- 드리프트 영역(37) 간의 경계면에서 발생되는 기판 전류를 최소화하여 LDMOS의 고전압 특성을 확보할 수 있다.

이어서, 도 5d에 도시된 바와 같이, 스트립(Strip) 공정을 실시하여 감광막 패턴(42a, 도 5c 참조)을 제거한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 수평 방향으로 비탈진 (Gradient) 드레인을 형성하여 저농도의 드리프트 영역과 고농도의 드레인 간 경계면에서 전계(Electric Field) 분포가 집중되는 것을 방지할 수 있고, 이를 통해 드리프트 영역과 드레인 간 경계면에서 기판 전류가 발생되는 것을 억제하여 고전압 특성을 확보할 수 있다.

또한, 본 발명에 의하면 드리프트 영역의 농도를 그대로 유지하여 소오스/드레인 간 온저항(Ron)을 낮춰 온저항(Ron) 특성을 개선시킬 수 있다. 따라서, 소오스/드레인 사이의 채널 영역에 많은 양의 전류가 흐르도록 함으로써, 파워 매니지먼트(Power Management)에 적용시 칩(Chip) 면적을 감소시킬 수 있고 실장 불량률을 감소시킬 수 있다.

Claims (13)

1. 제1 도전형의 웰이 형성된 기판;

   상기 웰 내에 국부적으로 형성된 제2 도전형의 드리프트 영역;

   상기 드리프트 영역의 일측부와 대응되는 상기 기판 상에 상기 제2 도전형의 드리프트 영역과 일부 영역이 중첩되게 형성된 게이트 전극;

   상기 게이트 전극의 일측으로 노출된 상기 웰 내에서, 상기 제2 도전형의 드리프트 영역의 깊이보다 얕은 깊이로 형성된 상기 제2 도전형의 소오스; 및

   상기 드리프트 영역과의 경계면에서의 전계 분산을 위해서, 상기 드리프트 영역과의 경계면에서 일정 경사각을 갖고 상기 게이트 전극의 타측으로 노출된 상기 드리프트 영역 내에 형성된 상기 제2 도전형의 드레인을 포함하는 수평 확산형 모스 트랜지스터.
2. 제 1 항에 있어서,

   상기 드레인은 영역 별로 서로 다른 농도 프로파일을 갖는 수평 확산형 모스 트랜지스터.
3. 제 2 항에 있어서,

   상기 드레인은 상기 게이트 전극 방향으로 갈수록 그 농도가 감소하는 수평 확산형 모스 트랜지스터.
4. 제 3 항에 있어서,

   상기 게이트 전극은 상기 드리프트 영역의 일부와 중첩되어 형성된 수평 확산형 모스 트랜지스터.
5. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,

   상기 드레인은 상기 드리프트 영역보다 고농도인 수평 확산형 모스 트랜지스터.
6. 제 5 항에 있어서,

   상기 게이트 전극의 양측벽에 형성된 스페이서를 더 포함하는 수평 확산형 모스 트랜지스터.
7. 제 6 항에 있어서,

   상기 소오스는 상기 스페이서 저부의 상기 웰 내에 형성된 저농도 접합영역과 상기 스페이서 일측으로 노출된 상기 웰 내에 형성된 고농도 접합영역으로 이루어진 수평 확산형 모스 트랜지스터.
8. 제1 도전형의 웰이 형성된 기판을 제공하는 단계;

   상기 기판 상에 게이트 전극을 형성하는 단계;

   상기 게이트 전극의 일측부에 대응되는 상기 웰 내에서, 상기 게이트 전극의 일부 영역과 중첩되도록 제2 도전형의 드리프트 영역을 형성하는 단계;

   상기 게이트 전극의 타측부에 대응되는 상기 웰 내에서 상기 제2 도전형의 드리프트 영역의 깊이보다 더 얕은 깊이를 갖는 상기 제2 도전형의 소오스를 형성하는 단계;

   상기 드리프트 영역의 일부가 노출되도록 상기 게이트 전극을 포함한 상기 웰 상부에 감광막 패턴을 형성하는 단계;

   상기 감광막 패턴의 양측 모서리부가 일정 경사각을 갖도록 상기 감광막 패턴을 경화시키는 단계; 및

   상기 감광막 패턴을 이용한 이온주입공정을 실시하여 상기 드리프트 영역 내에 상기 드리프트 영역과의 경계면에서 일정 경사각을 갖는 드레인을 형성하는 단계; 를 포함하는 수평 확산형 모스 트랜지스터 제조방법.
9. 제 8 항에 있어서,

   상기 드레인은 상기 감광막 패턴이 경사각을 갖는 영역에 대응되는 상기 드리프트 영역 내에서 일정 경사각을 갖도록 형성하는 수평 확산형 모스 트랜지스터 제조방법.
10. 제 9 항에 있어서,

    상기 드레인은 상기 감광막 패턴이 경사각을 갖는 영역에 대응되는 상기 드리프트 영역 내에서의 농도가 상기 감광막 패턴으로 인해 노출된 상기 드리프트 영역 내에서의 농도보다 낮도록 형성하는 수평 확산형 모스 트랜지스터 제조방법.
11. 제 8 항 내지 제 10 항 중 어느 하나의 항에 있어서,

    상기 감광막 패턴을 경화시키는 단계는 베이킹 공정을 실시하여 이루어지는 수평 확산형 모스 트랜지스터 제조방법.
12. 제 11 항에 있어서,

    상기 드리프트 영역을 형성한 후, 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계를 더 포함하는 수평 확산형 모스 트랜지스터 제조방법.
13. 제 12 항에 있어서,

    상기 소오스를 형성하는 단계는,

    상기 게이트 전극의 일측으로 노출된 상기 웰 내에 저농도 접합영역을 형성하는 단계;

    상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및

    상기 스페이서의 일측으로 노출된 상기 웰 내에 상기 저농도 접합영역을 관통하는 고농도 접합영역을 형성하는 단계

    를 포함하는 수평 확산형 모스 트랜지스터 제조방법.

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