KR101025923B1 - 셀프 얼라인드 매몰 ｌｄｄ 확장형 고전압 트랜지스터 및그 제조 방법 - Google Patents
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Abstract
본 발명은 셀프 얼라인드 매몰 LDD 확장형 고전압 트랜지스터 및 그 제조 방법에 관한 것으로서, 특히 본 발명의 고전압 트랜지스터는 반도체 기판내에 소정 거리 이격된 LDD 영역과, LDD 영역 사이의 반도체 기판 상부에 순차 적층된 게이트 절연막 및 게이트 전극과, 게이트 전극 측벽에 형성된 스페이서와, 트랜지스터의 드레인측 스페이서 에지 근방의 LDD 영역 표면에 형성된 전자 전위 웰과, 트랜지스터의 소오스측 스페이서와 오버랩되는 LDD 영역내에 형성된 소오스 영역과, 트랜지스터의 드레인측 스페이서와 소정 거리 이격되며 전자 전위 웰과 인접되는 LDD 영역내에 형성된 드레인 영역과, 반도체 기판내에 소오스 영역 및 드레인 영역을 각각 감싸는 드리프트 영역을 포함한다. 그러므로 본 발명은 게이트 전극 측벽에 스페이서를 형성한 후에 LDD 영역의 표면에 전자 전위 웰을 형성함으로써 게이트 전극의 에지에 이격되도록 전자 전위 웰을 형성하여 대칭적인 채널 경로를 확보할 수 있다.
고전압 트랜지스터, 확장된 LDD, 채널 경로, 스페이서
Description
도 1a 내지 도 1f는 종래 기술에 의한 고전압 트랜지스터의 제조 공정을 나타낸 수직 단면도들,
도 2a 내지 도 2e는 본 발명에 따른 고전압 트랜지스터의 제조 공정을 나타낸 수직 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 102 : 게이트 절연막
104 : 게이트 전극 106a : 소오스측 LDD 영역
106b : 확장된 드레인측 LDD 영역
108 : 스페이서 110 : 전자 전위 웰
112 : 포토레지스트 패턴 114a : 소오스 영역
114b : 드레인 영역 116 : 드리프트 영역
본 발명은 고전압 트랜지스터 및 그 제조 방법에 관한 것으로서, 특히 드레인측 LDD 영역을 길게 확장한 고전압 트랜지스터에서의 신뢰성을 향상시킬 수 있는 셀프 얼라인드 매몰 LDD 확장형 고전압 트랜지스터 및 그 제조 방법에 관한 것이다.
고전압 트랜지스터는 주로 다른 반도체 소자에 비해 우수한 스위칭 속도를 가지고 있기 때문에 LCD 소자의 구동 회로로 사용되고 있다.
한편 고전압 트랜지스터는 높은 소오스-드레인간 전압(BVDSS : OFF 시의 내압)이 요구되는데 이를 위하여 드레인측 LDD(Lightly Doped Drain)을 길게 한 확장형(extension type) 구조가 사용된다.
도 1a 내지 도 1f는 종래 기술에 의한 고전압 트랜지스터의 제조 공정을 나타낸 수직 단면도들이다. 이들 도면들을 참조하여 종래 LDD 확장형 고전압 트랜지스터의 제조 방법에 대해 설명한다.
도 1a에 도시된 바와 같이, 반도체 기판(10)으로서 P-형 실리콘 기판에 소자 분리 공정을 실시한 후에, 제 1도전형 불순물로서 P형 불순물 도펀트가 저농도로 이온 주입된 P-웰(well)(미도시됨)을 형성한다. 그리고 반도체 기판의 활성 영역 상부에 게이트 절연막(12) 및 게이트 전극(14)을 형성한다. 그런 다음 게이트 전 극(14)에 의해 드러난 반도체 기판(10)의 P-웰내에 제 2도전형 불순물로서 N형 불순물 도펀트가 저농도로 이온 주입된 LDD 영역(16a, 16b)을 형성한다. 이때 소오스측 LDD 영역(16a)보다 드레인측 LDD 영역(16b)이 더 확장된 크기를 갖는다.
도 1b에 도시된 바와 같이, 게이트 전극(14)에 의해 드러난 반도체 기판(10)의 P-웰내에 P형 불순물 도펀트를 이온 주입하여 전자 전위 웰(electron potential well)(18)을 기판의 표면 근방에 형성시킨다. 이때 전자 전위 웰(18)은 LDD 영역(16a, 16b)의 표면 가까이에 형성된다. 이때 고전압이 트랜지스터의 게이트 전극에 인가될 경우 소오스 및 드레인 영역간에 발생하는 전류가 기판 표면을 따라 흐르게 되는데, 이때 표면상에 격자 결합 불량과 트랩 센터에 의해 임팩트된 이온(impacted ion)이 발생하여 소자 특성을 저하시킨다. 그러므로 전자 전위 웰(18)은 이러한 임팩트된 이온으로 인한 특성 저하를 줄이는 역할을 한다.
그런 다음 도 1c에 도시된 바와 같이, 상기 결과물에 게이트 전극(14) 에지 부근이 드러나는 포토레지스트 패턴(20)을 형성하고 N형 불순물 도펀트를 이온 주입하여 상기 게이트 전극(14) 에지 근방의 LDD 영역(16a, 16b)내에 채널 경로 영역(22)을 형성한다. 이때 채널 경로 영역(22)은 전자 전위 웰(18)에 의해 LDD 영역(16a, 16b) 사이에 끊어진 채널을 보상하기 위한 역할을 한다. 그리고 포토레지스트 패턴(20)을 제거한다.
이어서 도 1d에 도시된 바와 같이, 상기 게이트 전극(14) 측벽에 절연물질로 이루어진 스페이서(24)를 형성하고 이후 상기 게이트 전극(104) 및 스페이서(108), 그리고 확장된 LDD 영역(16b) 부분의 일부를 덮고 나머지 LDD 영역(16a, 16b)을 오 픈하는 포토레지스트 패턴(26)을 형성한다. 그리고 오픈된 LDD 영역(16a, 16b)에 N형 불순물 도펀트를 고농도로 이온 주입하여 소오스/드레인 영역(28a, 28b)을 형성한다.
계속해서 도 1e에 도시된 바와 같이, 상기 포토레지스트 패턴(26)에 의해 드러난 오픈된 LDD 영역(16a, 16b)에 N형 불순물 도펀트를 저농도로 깊게 이온 주입하여 소오스/드레인 영역(28a, 28b)을 감싸는 N- 드리프트 영역(30)을 형성한다.
그런 다음 포토레지스트 패턴(26)을 제거하면 종래 LDD 확장형 고전압 트랜지스터는 도 1f와 같이 드레인측 LDD 영역(16b)이 소오스 LDD 영역(16a)보다 확장된 구조를 갖게 된다.
이와 같은 LDD 확장형 고전압 트랜지스터는 드레인측 LDD 영역(16b)의 표면 근방에 형성되는 전자 전위 웰(18)에 의해 LDD 영역(16a, 16b) 사이에 채널이 끊어지기 때문에 이를 보상하기 위하여 게이트 전극(14) 에지 근방의 LDD 영역(16a, 16b)내에 채널 경로 영역(22)을 형성하고 있다.
하지만 이와 같은 채널 경로 영역(22)은 국부적인 게이트 전극(14) 에지의 N 도펀트 농도를 높여 BTBT(Band To Band Tunneling)가 심화되고 측면 임팩트 이온화(lateral impact ionize)가 취약해져 결국 트랜지스터의 신뢰성을 저하시킨다. 또한 게이트 전극(14) 양쪽의 채널 경로 영역(22)이 상기 도 1d 및 도 1e의 포토레지스트 패턴(26)에 의해 비대칭 형태를 갖기 때문에 트랜지스터의 효과적인 채널 경로를 확보하는데 어려움이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 게이트 전극 측벽에 스페이서를 형성한 후에 LDD 영역의 표면에 전자 전위 웰을 형성함으로써 게이트 전극의 에지에 이격되도록 전자 전위 웰을 형성하여 대칭적인 채널 경로를 확보하면서 드레인측 LDD 영역을 길게 확장한 고전압 트랜지스터에서의 신뢰성을 향상시킬 수 있는 셀프 얼라인드 매몰 LDD 확장형 고전압 트랜지스터 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 고전압 트랜지스터에 있어서, 반도체 기판내에 소정 거리 이격된 LDD 영역과, LDD 영역 사이의 반도체 기판 상부에 순차 적층된 게이트 절연막 및 게이트 전극과, 게이트 전극 측벽에 형성된 스페이서와, 트랜지스터의 드레인측 스페이서 에지 근방의 LDD 영역 표면에 형성된 전자 전위 웰과, 트랜지스터의 소오스측 스페이서와 오버랩되는 LDD 영역내에 형성된 소오스 영역과, 트랜지스터의 드레인측 스페이서와 소정 거리 이격되며 전자 전위 웰과 인접되는 LDD 영역내에 형성된 드레인 영역과, 반도체 기판내에 소오스 영역 및 드레인 영역을 각각 감싸는 드리프트 영역을 포함한다.
상기 목적을 달성하기 위하여 본 발명의 제조 방법은 고전압 트랜지스터를 제조하는 방법에 있어서, 반도체 기판 상부에 순차 적층된 게이트 절연막 및 게이트 전극을 형성하는 단계와, 게이트 전극 에지 아래의 반도체 기판 내에 서로 소정 거리 이격된 LDD 영역을 형성하는 단계와, 게이트 전극 측벽에 스페이서를 형성하고 게이트 전극 및 스페이서에 의해 드러난 LDD 영역 표면에 전자 전위 웰을 형성하는 단계와, 트랜지스터의 소오스측 스페이서와 오버랩되도록 LDD 영역내에 소오스 영역을 형성함과 동시에 트랜지스터의 드레인측 스페이서와 소정 거리 이격되며 전자 전위 웰과 인접되도록 LDD 영역내에 드레인 영역을 형성하는 단계와, 반도체 기판내에 소오스 영역 및 드레인 영역을 각각 감싸는 드리프트 영역을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2e는 본 발명에 따른 고전압 트랜지스터의 제조 공정을 나타낸 수직 단면도들이다. 이들 도면들을 참조하면 본 발명에 따른 셀프 얼라인드 매몰 LDD 확장형 고전압 트랜지스터의 제조 방법에 대해 설명한다.
도 2a에 도시된 바와 같이, 반도체 기판(100)으로서 P-형 실리콘 기판에 소자 분리 공정을 실시한 후에, 제 1도전형 불순물로서 P형 불순물 도펀트가 저농도로 이온 주입된 P-웰(well)(미도시됨)을 형성한다. 그리고 반도체 기판의 활성 영역 상부에 게이트 절연막(102) 및 게이트 전극(104)을 형성한다. 그런 다음 게이트 전극(104)에 의해 드러난 반도체 기판(100)의 P-웰내에 제 2도전형 불순물로서 N형 불순물 도펀트가 저농도로 이온 주입된 LDD 영역(106a, 106b)을 형성한다. 이때 소오스측 LDD 영역(106a)보다 드레인측 LDD 영역(106b)이 더 확장된 크기를 갖 는다.
도 2b에 도시된 바와 같이, 게이트 전극(104) 측벽에 절연물질로 이루어진 스페이서(108)를 형성하고 상기 게이트 전극(104) 및 스페이서(108)에 의해 드러난 반도체 기판(100)의 P-웰내에 P형 불순물 도펀트를 이온 주입하여 전자 전위 웰(110)을 기판의 표면 근방에 형성시킨다. 이때 고전압이 트랜지스터의 게이트 전극에 인가될 경우 소오스 및 드레인 영역간에 발생하는 전류가 기판 표면을 따라 흐르게 되는데, 이때 표면상에 격자 결합 불량과 트랩 센터에 의해 임팩트된 이온이 발생하여 소자 특성을 저하시킨다. 그러므로 전자 전위 웰(110)은 이러한 임팩트된 이온으로 인한 특성 저하를 줄이는 역할을 한다.
더욱이 본 발명의 전자 전위 웰(110)은 LDD 영역(106a, 106b)의 표면 가까이에 형성되는데, 스페이서(108)의 폭에 의해 게이트 전극(104) 근방에는 형성되지 않기 때문에 LDD 영역(106a, 106b) 사이의 채널이 끊어지지 않게 된다.
그런 다음 도 2c에 도시된 바와 같이, 상기 결과물에 상기 게이트 전극(104) 및 스페이서(108), 그리고 확장된 LDD 영역(106b) 부분의 일부를 덮고 나머지 LDD 영역(106a, 106b)을 오픈하는 포토레지스트 패턴(112)을 형성한다. 상기 포토레지스트 패턴(112), 나머지 게이트 전극(104) 및 스페이서(108)를 마스크로 삼아 오픈된 LDD 영역(106a, 106b)에 N형 불순물 도펀트를 고농도로 이온 주입하여 소오스/드레인 영역(114a, 114b)을 형성한다.
계속해서 도 2d에 도시된 바와 같이, 상기 포토레지스트 패턴(112), 나머지 게이트 전극(104) 및 스페이서(108)에 의해 드러난 오픈된 LDD 영역(106a, 106b)에 N형 불순물 도펀트를 저농도로 깊게 이온 주입하여 상기 소오스/드레인 영역(114a, 114b)을 감싸는 N- 드리프트 영역(116)을 형성한다.
그리고나서 상기 포토레지스트 패턴(112)을 제거하면 도 2e에 도시된 본 발명에 따른 셀프 얼라인드 매몰 LDD 확장형 고전압 트랜지스터가 완성된다.
도 2e를 참조하면, 본 발명의 고전압 트랜지스터는 반도체 기판(100)내에 소정 거리 이격된 소오스측 LDD 영역(106a) 및 확장된 드레인측 LDD 영역(106b)을 포함한다. 그리고 이들 LDD 영역(106a, 106b) 사이의 반도체 기판(100) 상부에 순차 적층된 게이트 절연막(102) 및 게이트 전극(104)이 형성되어 있으며 이들 게이트 전극(104) 및 게이트 절연막(102) 측벽에는 절연 물질로 된 스페이서(108)가 형성된다. 또 확장된 드레인측 LDD 영역(106b) 표면에 전자 전위 웰(110)이 형성된다. 또한 소오스측 스페이서(108)와 오버랩되는 LDD 영역(106a)내에 소오스 영역(114a)이 형성되며 드레인측 스페이서(108)와 소정 거리 이격되며 전자 전위 웰(110)과 인접되는 LDD 영역(106b)내에 드레인 영역(114b)이 형성된다. 또한 반도체 기판(100)내에 소오스/드레인 영역(114a, 114b)을 각각 감싸는 드리프트 영역(116)이 형성된다.
그러므로 본 발명에 따른 고전압 트랜지스터는 게이트 절연막(102) 및 게이트 전극(104) 측벽에 있는 스페이서(108)에 의해 드레인측 LDD 영역(106) 표면에만 전자 전위 웰(110)이 형성되어 있는 셀프 얼라인드 매몰 LDD 확장형 구조를 갖게 된다. 즉, 스페이서(108) 폭만큼 LDD 영역(106) 사이의 채널 에지 부분이 완전 대칭형 전류 경로를 갖는다. 따라서 종래와 같이 게이트 전극(104) 에지의 LDD 영역(106) 내에 종래와 같이 추가의 채널 경로 영역을 생략할 수 있다.
또한 본 발명의 고전압 트랜지스터는 스페이서를 형성한 후에 게이트 전극 에지 아래 부분을 보호하면서 나머지 LDD 영역(106)에 전자 전위 웰(110)을 형성하고 이후 소오스/드레인 이온 주입 및 드리프트 이온 주입에 의해 임팩트 이온화가 심한 드레인측 LDD 영역에만 전자 전위 웰(110)이 남아있도록 함으로써 전자 전위 웰(110)로 인한 전류 경로의 저항 성분을 줄여 전류 경로의 손실을 최소화할 수 있다.
상술한 바와 같이, 본 발명은 게이트 전극 측벽에 스페이서를 형성한 후에 LDD 영역의 표면에 전자 전위 웰을 형성함으로써 게이트 전극의 에지에 이격되도록 전자 전위 웰을 형성하여 대칭적인 채널 경로를 확보할 수 있다. 이에 따라 본 발명의 셀프 얼라인드 매몰 LDD 확장형 구조를 갖는 고전압 트랜지스터에 의해 게이트 전극의 에지 농도를 높이기 위한 채널 경로 영역의 이온 주입 공정을 생략하여 BTBT, 측면 임팩트 이온화 등의 트랜지스터의 신뢰성 저하 원인을 미연에 방지한다.
Claims (8)
- 반도체 기판 상부에 순차 적층된 게이트 절연막 및 게이트 전극;상기 게이트전극을 중심으로 상기 반도체 기판의 양쪽에 형성된 LDD 영역;상기 게이트 전극 측벽에 형성된 스페이서;상기 게이트전극의 드레인측 스페이서 에지 근방의 LDD 영역 표면에 형성된 전자 전위 웰;상기 게이트전극의 소오스측 스페이서와 오버랩되어 형성된 소오스 영역;상기 게이트전극의 드레인측 스페이서와 상기 전자 전위 웰과 이격되어 형성된 드레인 영역; 및상기 반도체 기판내에 상기 소오스 영역 및 드레인 영역을 각각 감싸는 드리프트 영역을 포함하는 것을 특징으로 하는 셀프 얼라인드 매몰 LDD 확장형 고전압 트랜지스터.
- 제 1항에 있어서, 상기 스페이서의 폭으로 상기 게이트 전극 에지 아래에 위 치한 채널 경로의 폭을 조정하는 것을 특징으로 하는 셀프 얼라인드 매몰 LDD 확장형 고전압 트랜지스터.
- 제 1항에 있어서, 상기 드리프트 영역은 상기 LDD 영역보다 더 아래 깊이까지 있는 것을 특징으로 하는 셀프 얼라인드 매몰 LDD 확장형 고전압 트랜지스터.
- 제 1항에 있어서, 상기 LDD 영역, 소오스 및 드레인 영역, 드리프트 영역은 제 1도전형 불순물 도펀트가 이온 주입되고 상기 전자 전위 웰은 제 2도전형 불순물 도펀트가 이온 주입된 것을 특징으로 하는 셀프 얼라인드 매몰 LDD 확장형 고전압 트랜지스터.
- 고전압 트랜지스터를 제조하는 방법에 있어서,반도체 기판 상부에 순차 적층된 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 게이트 전극 에지 아래의 반도체 기판 내에 서로 소정 거리 이격된 LDD 영역을 형성하는 단계;상기 게이트 전극 측벽에 스페이서를 형성하고 상기 게이트 전극 및 스페이 서에 의해 드러난 LDD 영역 표면에 전자 전위 웰을 형성하는 단계;상기 트랜지스터의 소오스측 스페이서와 오버랩되도록 LDD 영역내에 소오스 영역을 형성함과 동시에 상기 트랜지스터의 드레인측 스페이서와 소정 거리 이격되며 상기 전자 전위 웰과 인접되도록 LDD 영역내에 드레인 영역을 형성하는 단계; 및상기 반도체 기판내에 소오스 영역 및 드레인 영역을 각각 감싸는 드리프트 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 셀프 얼라인드 매몰 LDD 확장형 고전압 트랜지스터의 제조 방법.
- 제 5항에 있어서, 상기 스페이서의 폭으로 상기 게이트 전극 에지 아래에 위치한 채널 경로의 폭을 조정하는 것을 특징으로 하는 셀프 얼라인드 매몰 LDD 확장형 고전압 트랜지스터의 제조 방법.
- 제 5항에 있어서, 상기 드리프트 영역은 상기 LDD 영역보다 더 아래 깊이까지 있는 것을 특징으로 하는 셀프 얼라인드 매몰 LDD 확장형 고전압 트랜지스터의 제조 방법.
- 제 5항에 있어서, 상기 LDD 영역, 소오스 및 드레인 영역, 드리프트 영역은 제 1도전형 불순물 도펀트가 이온 주입되고 상기 전자 전위 웰은 제 2도전형 불순물 도펀트가 이온 주입된 것을 특징으로 하는 셀프 얼라인드 매몰 LDD 확장형 고전압 트랜지스터의 제조 방법.
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| KR1020030094708A KR101025923B1 (ko) | 2003-12-22 | 2003-12-22 | 셀프 얼라인드 매몰 ｌｄｄ 확장형 고전압 트랜지스터 및그 제조 방법 |
Applications Claiming Priority (1)
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| KR1020030094708A KR101025923B1 (ko) | 2003-12-22 | 2003-12-22 | 셀프 얼라인드 매몰 ｌｄｄ 확장형 고전압 트랜지스터 및그 제조 방법 |
Publications (2)
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| KR101025923B1 true KR101025923B1 (ko) | 2011-03-30 |
Family
ID=37255179
Family Applications (1)
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| KR1020030094708A KR101025923B1 (ko) | 2003-12-22 | 2003-12-22 | 셀프 얼라인드 매몰 ｌｄｄ 확장형 고전압 트랜지스터 및그 제조 방법 |
Country Status (1)
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| KR (1) | KR101025923B1 (ko) |
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|---|---|---|---|---|
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Citations (2)
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|---|---|---|---|---|
| US6207518B1 (en) * | 1999-03-12 | 2001-03-27 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
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-
2003
- 2003-12-22 KR KR1020030094708A patent/KR101025923B1/ko active IP Right Grant
Patent Citations (2)
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| Publication number | Publication date |
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