KR100690924B1 - 반도체 집적 회로 장치와 그 제조 방법 - Google Patents

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Abstract

생산성이 향상된 반도체 집적 회로 장치가 제공된다. 반도체 집적 회로 장치는 저전압 제1 도전형 트랜지스터 영역 및 고전압 제2 도전형 트랜지스터 영역이 정의된 기판과, 저전압 제1 도전형 트랜지스터 영역에 형성된 제2 도전형 제1 웰, 제2 도전형 제1 웰의 상부에 형성된 제1 게이트 전극, 제2 도전형 제1 웰 내에 형성된 문턱 전압 조절용 제2 도전형 제1 저농도 불순물 영역 및 제1 게이트 전극과 양측에 정렬되어 형성된 제1 도전형 고농도 불순물 영역을 포함하는 저전압 제1 도전형 트랜지스터 및 고전압 제2 도전형 트랜지스터 영역에 형성된 제1 도전형 제2 웰, 제1 도전형 제2 웰의 상부에 형성된 제2 게이트 전극, 제1 도전형 제2 웰 내에 저전압 제1 도전형 트랜지스터의 문턱 전압 조절용 제2 도전형 제1 저농도 불순물 영역의 이온 주입 깊이(Rp)와 실질적으로 동일하게 형성되고, 제2 게이트 전극의 일측에 형성된 제2 도전형 제2 저농도 불순물 영역 및 제2 게이트 전극의 양측에 정렬되어 형성된 제2 도전형 고농도 불순물 영역을 포함하는 고전압 제2 도전형 트랜지스터를 포함한다.
반도체 집적 회로 장치, 저농도 불순물 영역

Description

반도체 집적 회로 장치와 그 제조 방법{Semiconductor integrated circuit device and fabrication method for the same}
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 레이아웃도이다.
도 2는 도 1a 및 도 1b의 A-A', B-B', C-C' 및 D-D' 선을 따라 절단한 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 효과를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 5a 내지 도 12는 본 발명이 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 110: 소자 분리 영역
120, 150, 170, 180: N형 웰 130, 140, 160: P형 웰
201: 저전압 P형 트랜지스터 202: 고전압 N형 트랜지스터
203: 저전압 N형 트랜지스터 204: 고전압 P형 트랜지스터
210: 게이트 전극 220: 게이트 절연막
232, 236: 저농도 N형 불순물 영역 234, 238: 저농도 P형 불순물 영역
242, 252: 고농도 P형 불순물 영역 244, 254: 고농도 N형 불순물 영역
본 발명은 반도체 집적 회로 장치와 그 제조 방법에 관한 것으로, 보다 구체적으로는 생산성이 향상된 반도체 집적 회로 장치와 그 제조 방법에 관한 것이다.
반도체 집적 회로 장치에는 다양한 구동 전압을 가지는 트랜지스터들이 공존한다. 이 때, 고전압 트랜지스터는 고전압이 인가되더라도 정상 동작을 하기 위해서, 고전압 트랜지스터의 드레인 영역과 반도체 기판 사이의 브레이크다운(breakdown) 전압이 충분히 높아야 한다.
브레이크다운(breakdown) 전압을 높이는 방법의 하나로, 드레인 영역의 고농도 불순물 영역 주위에 저농도 불순물 영역을 형성하여, 브레이크다운 전압을 높여 줄 수 있다.
저농도 불순물 영역은 드레인 영역의 고농도 불순물 영역 주위에 형성된다. 저농도 불순물 영역은 일반적으로 드레인이 형성될 지역 하부에 웰을 형성하여 만든다. CMOS 소자를 형성하기 위해서는 N형과 P형의 웰이 형성되어야 하며, 둘 중 하나는 기판과 동일한 도펀트 유형을 가지게 된다. 웰이 기판과 동일한 도펀트 유형을 가지게 되면 드레인과 기판이 쇼트 상태로 존재하게 되어 누설전류가 발생하 게 된다. 이러한 쇼트 상태를 방지하기 위해 기판과 동일한 도펀트 유형을 가지는 웰 영역 하부에는 웰과 반대되는 도펀트 유형의 불순물 영역을 형성해야 하는데, 이 경우 마스크 공정이 더 추가되게 되고, 생산 비용이 증가하게 된다. 또한, 저농도 불순물 영역을 웰로 형성하게 되면, 도전형이 다른 트랜지스터와의 사이에 쇼트를 방지하기 위한 가드링을 형성하여야 한다. 예를 들어, 고전압 N형 트랜지스터의 불순물 영역을 N형 웰로 형성하면, 고전압 N형 트랜지스터의 불순물 영역을 형성하기 위한 N형 웰과 고전압 P형 트랜지스터를 형성하기 위해 기판에 형성한 N형 웰이 만나 쇼트될 수 있다. 또한, 고전압 P형 트랜지스터의 불순물 영역을 P형 웰로 형성하면, 고전압 P형 트랜지스터의 불순물 영역을 형성하기 위한 P형 웰과 고전압 N형 트랜지스터를 형성하기 위해 기판에 형성한 P형 웰이 만나 쇼트될 수 있다.
따라서, 쇼트되는 것을 방지하기 위하여, 고전압 N형 트랜지스터 영역과 고전압 P형 트랜지스터 영역 사이에 가드링을 형성하여야 한다. 가드링을 추가적으로 형성하면, 반도체 집적 회로 장치의 집적도가 떨어지게 되어 생산성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 생산성이 향상된 반도체 집적 회로 장치를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 생산성이 향상된 반도체 집적 회로 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 저전압 제1 도전형 트랜지스터 영역 및 고전압 제2 도전형 트랜지스터 영역이 정의된 기판과, 상기 저전압 제1 도전형 트랜지스터 영역에 형성된 제2 도전형 제1 웰, 상기 제2 도전형 제1 웰의 상부에 형성된 제1 게이트 전극, 상기 제2 도전형 제1 웰 내에 형성된 문턱 전압 조절용 제2 도전형 제1 저농도 불순물 영역 및 상기 제1 게이트 전극과 양측에 정렬되어 형성된 제1 도전형 고농도 불순물 영역을 포함하는 저전압 제1 도전형 트랜지스터 및 상기 고전압 제2 도전형 트랜지스터 영역에 형성된 제1 도전형 제2 웰, 상기 제1 도전형 제2 웰의 상부에 형성된 제2 게이트 전극, 상기 제1 도전형 제2 웰 내에 상기 저전압 제1 도전형 트랜지스터의 상기 문턱 전압 조절용 제2 도전형 제1 저농도 불순물 영역의 이온 주입 깊이(Rp)와 실질적으로 동일하게 형성되고, 상기 제2 게이트 전극의 일측에 형성된 제2 도전형 제2 저농도 불순물 영역 및 상기 제2 게이트 전극의 양측에 정렬되어 형성된 제2 도전형 고농도 불순물 영역을 포함하는 고전압 제2 도전형 트랜지스터를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 고전압 제1 도전형 트랜지스터 영역 및 고전압 제2 도전형 트랜지스터 영역이 인접하여 정의된 기판과, 소자 분리 영역에 의해서 서로 분리되고, 상 기 고전압 제1 도전형 트랜지스터 영역에 형성되며 소자 분리 영역의 일측벽과 맞닿은 제2 도전형 제1 웰 및 상기 고전압 제2 도전형 트랜지스터 영역에 형성되며 상기 소자 분리 영역의 타측벽과 맞닿은 제1 도전형 제2 웰과, 상기 제2 도전형 제1 웰 및 제1 도전형 제2 웰을 가로질러 형성된 제1 게이트 전극과, 상기 제1 도전형 제2 웰 내의 상기 제1 게이트 전극의 일측에 형성된 제2 도전형 제1 저농도 불순물 영역과, 상기 제1 게이트 전극의 양측에 형성된 제2 도전형 고농도 불순물 영역 및 상기 제2 도전형 제1 웰 내의 상기 제1 게이트 전극의 일측에 형성된 제1 도전형 제1 저농도 불순물 영역과, 상기 제1 게이트 전극의 양측에 형성된 제1 도전형 고농도 불순물 영역을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 저전압 제1 도전형 트랜지스터 영역 및 고전압 제2 도전형 트랜지스터 영역이 정의된 기판을 제공하고, 상기 저전압 제1 도전형 트랜지스터 영역에 제2 도전형 제1 웰을 형성하고, 상기 고전압 제2 도전형 트랜지스터 영역에 제1 도전형 제2 웰을 형성하고, 상기 제2 도전형 제1 웰 내에 문턱 전압 조절용 제2 도전형 제1 저농도 불순물 영역을 형성하고, 상기 제1 도전형 제2 웰 내에 제2 도전형 제2 저농도 불순물 영역을 형성하되 상기 저전압 제1 도전형 트랜지스터의 상기 문턱 전압 조절용 제2 도전형 제1 저농도 불순물 영역의 이온 주입 깊이와 실질적으로 동일하게 형성하고, 상기 제2 도전형 제1 웰의 상부에 제1 게이트 전극을 형성하고, 상기 제1 도전형 제2 웰의 상부에 제2 게이트 전극을 형성하고, 상기 제1 게이트 전극의 양측에 정렬된 제1 도전형 고농도 불순물 영역을 형성하여 저전압 제1 도전형 트랜지스터를 완성하고, 상기 제2 게이트 전극의 양측에 정렬된 제2 도전형 고농도 불순물 영역을 형성하여 고전압 제2 도전형 트랜지스터를 완성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 고전압 제1 도전형 트랜지스터 영역, 고전압 제2 도전형 트랜지스터 영역, 저전압 제1 도전형 트랜지스터 영역 및 저전압 제2 도전형 트랜지스터 영역이 정의된 기판을 제공하고, 상기 고전압 제1 도전형 트랜지스터 영역과 상기 고전압 제2 도전형 트랜지스터 영역을 분리하고 상기 저전압 제1 도전형 트랜지스터 영역과 상기 저전압 제2 도전형 트랜지스터 영역을 분리하는 소자 분리 영역을 형성하고, 상기 고전압 제1 도전형 트랜지스터 영역에 제2 도전형 제1 웰을 형성하되 제2 도전형 제1 웰의 일측면이 상기 소자 분리 영역의 일측벽과 맞닿도록 형성하고, 상기 저전압 제1 도전형 트랜지스터 영역에 제2 도전형 제2 웰을 형성하고, 상기 고전압 제2 도전형 트랜지스터 영역에 제1 도전형 제3 웰을 형성하되 상기 소자 분리 영역의 타측벽과 맞닿도록 형성하고, 상기 저전압 제2 도전형 트랜지스터 영역에 제1 도전형 제4 웰을 형성하고, 상기 제2 도전형 제1 웰 내에 문턱 전압 조절용 제1 도전형 제1 저농도 불순물 영역을 형성하고, 상기 제1 도전형 제4 웰 내에 제1 도전형 제2 저농도 불순물 영역을 형성하고, 상기 제1 도전형 제3 월 내에 문턱 전압 조절용 제2 도전형 제1 저농도 불순물 영역을 형성하고, 상기 제2 도전형 제2 웰 내에 제2 도전형 제2 저농도 불순물 영역을 형성하고, 상기 제2 도전형 제1 웰 및 제1 도전형 제3 웰을 가로질러 게이트 전극을 형성하고, 상기 제2 도전형 제2 웰 및 제1 도전형 제4 웰을 가로질러 게이트 전극을 형성하고, 상기 제2 도전형 제1 및 제2 웰 내의 상기 게이트 전극의 양측에 제1 도전형 고농도 불순물 영역을 형성하고, 상기 제1 도전형 제3 및 제4 웰 내의 상기 게이트 전극의 양측에 제2 도전형 고농도 불순물 영역을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1a 내지 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 상세히 설명한다. 도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 레이아웃도이다. 도 2는 도 1a 및 도 1b의 A-A', B-B', C-C' 및 D-D' 선을 따라 절단한 단면도이다.
도 1a 내지 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 반도체 기판(100), 저전압 P형 트랜지스터(201), 저전압 N형 트랜지스터(203), 고전압 N형 트랜지스터(202) 및 고전압 P형 트랜지스터(204)을 포함한다. 여기서, 저전압 트랜지스터란, 고전압 트랜지스터와 비교하여, 상대적으로 구동 전압이 작은 트랜지스터를 의미한다.
반도체 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등이 될 수 있다. 또한, 반도체 기판(100)은 주로 P형 기판을 사용하고, 도면에는 표시하지 않았으나, 반도체 기판(100) 상부에 P형 에피층(epitaxial layer)을 성장시켜 사용할 수 있다.
반도체 기판(100) 상에 형성된 소자 분리 영역(110)은 활성(active) 영역을 정의한다. 소자 분리 영역은 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다.
반도체 기판(100)에는 저전압 N형 트랜지스터 영역, 저전압 P형 트랜지스터 영역, 고전압 N형 트랜지스터 영역 및 고전압 P형 트랜지스터 영역이 정의되어 있다.
반도체 기판(100) 내에는 트랜지스터가 형성되도록 N형 웰(120, 150) 및 P형 웰(130, 140)이 형성될 수 있다. 구체적으로, 고전압 N형 트랜지스터 영역 및 저전압 N형 트랜지스터 영역에는 P형 웰(130, 140)이 형성되어 있으며, 고전압 P형 트랜지스터 영역 및 저전압 P형 트랜지스터 영역에는 N형 웰(120, 150)이 형성되어 있다.
저전압 P형 트랜지스터(201)는 N형 웰(120) 상에 형성되며, 게이트 전극(210), 게이트 절연막(220), 고농도 불순물 영역(242, 252) 및 저농도 N형 제1 불 순물 영역(232)을 포함한다.
게이트 전극(210)은 반도체 기판(100) 상에 일 방향으로 연장되어 형성된 도전막 패턴으로, 게이트 절연막(220)으로 반도체 기판(100)과 절연된다. 게이트 절연막(220)은 주로 실리콘 산화물(SiOx)으로 이루어진다.
고농도 불순물 영역(242, 252)은 게이트 전극(210)의 양 측벽에 정렬되어 형성되는데, 저전압 P형 트랜지스터(201)의 고농도 불순물 영역(242, 252)은 고농도의 P형 불순물이 주입되어 형성된다. 예를 들어, P형 불순물은 붕소(B), 붕소 불화물(BF2, BF3), 인듐(In) 등일 수 있다. 또한, 고농도 불순물 영역(242, 252)은 게이트 전극(210)의 양측과 일부 오버랩 되도록 형성될 수 있다.
저농도 N형 제1 불순물 영역(232)은 N형 웰(120) 내에 형성되는데, 고농도 불순물 영역(242, 252) 하부에 형성된다. 저농도 N형 제1 불순물 영역(232)은 저전압 P형 트랜지스터(201)의 문턱 전압을 조절하기 위하여 형성되는 영역이다. 저농도 N형 제1 불순물 영역(232)은 이온 주입을 통해 형성되는데, 소자 분리 영역(110)의 형성 깊이보다 얕게 형성된다.
고전압 N형 트랜지스터(202)는 P형 웰(140) 상부에 형성되며, 게이트 전극(210), 게이트 절연막(220), 고농도 불순물 영역(244, 254) 및 저농도 N형 제2 불순물 영역(236)을 포함한다.
게이트 전극(210)은 반도체 기판(100) 상에 일 방향으로 연장되어 형성된 도전막 패턴으로, 게이트 절연막(220)으로 반도체 기판(100)과 절연된다. 게이트 절 연막(220)은 주로 실리콘 산화물(SiOx)으로 이루어진다.
고농도 불순물 영역(244, 254)은 게이트 전극(210)의 양 측벽에 정렬되어 형성되는데, 고전압 N형 트랜지스터(202)의 고농도 불순물 영역(244, 254)은 고농도의 N형 불순물이 주입되어 형성된다. 예를 들어, N형 불순물은 인(P) 또는 비소(As) 등일 수 있다. 또한, 고농도 불순물 영역(244, 254)은 게이트 전극(210)의 양측과 일부 오버랩 되도록 형성될 수 있다.
저농도 N형 제2 불순물 영역(236)은 P형 웰(140) 내에 형성된다. 저농도 N형 제2 불순물 영역(236)은 고농도 불순물 영역(244, 254) 일측의 주변을 둘러싸도록 형성된다. 예를 들어, 고농도 불순물 영역(254)의 하부에 형성될 수 있다. 또한, 저농도 N형 제2 불순물 영역(236)은 게이트 전극(210)의 일측과 일부 오버랩 되도록 형성될 수 있다. 이 때, 저농도 N형 제2 불순물 영역(236)은 고농도 불순물 영역(244, 254)의 일측을 포함한다. 한편, 저농도 N형 제2 불순물 영역(236)은 이온 주입을 통해 형성되는데, 소자 분리 영역(110)의 형성 깊이보다 얕게 형성된다.
또한, 저농도 N형 제2 불순물 영역(236)은 저전압 P형 트랜지스터(201)의 문턱 전압 조절용 저농도 N형 제1 불순물 영역(232)과 이온 주입 깊이가 실질적으로 동일하게 형성된다.
저농도 N형 제2 불순물 영역(236)이 고농도 불순물 영역(254)을 포함하고 있기 때문에, P형 웰(140)과 저농도 N형 제2 불순물 영역(236)이 낮은 농도로 도핑되면, P형 웰(140)과 저농도 N형 제2 불순물 영역(236)의 경계 부분에 공핍 영역의 폭이 넓어진다. 따라서, 브레이크다운 전압이 충분히 높아지므로, 고전압이 인가되 어도 안정적으로 동작할 수 있다.
저전압 N형 트랜지스터(203) 및 고전압 P형 트랜지스터(204)는 저전압 P형 트랜지스터(201) 및 고전압 N형 트랜지스터(202)와 구조 및 성질이 유사하며, 다른 점은 N형과 P형이 서로 바뀌었다는 점이다. 따라서, 저전압 N형 트랜지스터(203) 및 고전압 P형 트랜지스터(204)의 설명은 생략한다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 효과를 설명하기 위한 도면이다. 여기서, (a)는 고전압 트랜지스터의 저농도 불순물 영역을 웰로 형성한 경우를 나타내고, (b)는 고전압 트랜지스터의 저농도 불순물 영역을 저전압 트랜지스터의 문턱 전압 조절을 위한 이온 주입 공정과 동시에 형성한 경우를 나타낸다.
도 3a 및 도 3b를 참조하여, (a)의 반도체 집적 회로 장치를 살펴보면, 고전압 N형 트랜지스터(205)의 불순물 영역을 N형 웰(237)로 형성하면, 불순물 영역을 형성하기 위한 N형 웰(237)과 고전압 P형 트랜지스터(206)를 형성하기 위한 N형 웰(150)이 만나 쇼트될 수 있다. 또한, 고전압 P형 트랜지스터(206)의 불순물 영역을 P형 웰(239)로 형성하면, 불순물 영역을 형성하기 위한 P형 웰(239)과 고전압 N형 트랜지스터를 형성하기 위한 P형 웰(140)이 만나 쇼트될 수 있다. 따라서, 쇼트되는 것을 방지하기 위하여, 고전압 N형 트랜지스터 영역과 고전압 P형 트랜지스터 영역 사이에 가드링(160, 170)을 형성하여야 한다. 여기서, 가이드 링(160, 170)은 N형 트랜지스터 영역과 P형 트랜지스터 영역을 절연시키기 위하여 형성하는 것으로써 예를 들어, 인접한 웰과 다른 도전형의 불순물로 형성한 저농도 웰 등을 의미한 다. 따라서, 가드링(160, 170)이 차지하는 면적만큼 반도체 집적 회로 장치의 집적도가 떨어지게 된다.
또한, 반도체 기판(100)이 P형 기판인 경우, 고전압 P형 트랜지스터(206)의 P형 웰(239)과 P형 기판(100)이 연결되어 전류가 누설되는 것을 방지하기 위해서, P형 웰(239) 하부에 N형 웰(180)을 더 형성하여야 한다. 따라서, 공정이 추가되어 비용이 증가하고 생산성이 떨어지게 된다.
반면, (b)의 반도체 집적 회로 장치를 살펴보면, 고전압 N형 트랜지스터(202)의 저농도 N형 불순물 영역(236)을 저전압 P형 트랜지스터의 문턱 전압 조절 등을 위한 이온 주입 공정과 동시에 형성하면, 저농도 N형 불순물 영역(236)이 소자 분리 영역(110) 보다 얕은 높이로 형성된다. 따라서, N형 트랜지스터(202)의 저농도 N형 불순물 영역(236)과 P형 트랜지스터(204)를 형성하기 위한 N형 웰(150)이 만나 쇼트될 염려가 없다. 또한, 고전압 P형 트랜지스터(204)의 저농도 P형 불순물 영역(238)을 저전압 N형 트랜지스터의 문턱 전압 조절 등을 위한 이온 주입 공정과 동시에 형성하면, 저농도 P형 불순물 영역(238)이 소자 분리 영역(110) 보다 얕은 높이로 형성된다. 따라서, P형 트랜지스터(204)의 저농도 P형 불순물 영역(238)과 N형 트랜지스터(202)를 형성하기 위한 P형 웰(140)이 만나 쇼트될 염려가 없다.
즉, 가드링(160, 170)이 필요 없게 되며, 가드링(160, 170)이 형성되지 않음으로써, 보다 집적도 있는 반도체 집적 회로 장치의 제조가 가능해진다. 또한, 저농도 불순물 영역(236, 238)의 깊이가 얕기 때문에, 추가적으로 쇼트 방지를 위한 N형 웰(180)을 형성할 필요가 없어, 비용이 절약되고, 생산성이 높아질 수 있다.
이하, 도 4 내지 도 12를 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 상세히 설명한다. 도 4는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 5a 내지 도 12는 본 발명이 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면이다.
도 4 내지 도 6을 참조하면, 반도체 기판 상에 N형 웰(120, 150) 및 P형 웰(130, 140)을 형성한다(S10). 우선, 고전압 N형 트랜지스터 영역 및 저전압 N형 트랜지스터 영역에 P형 불순물을 주입하여 P형 웰(130, 140)을 형성한다. 이어서, 고전압 P형 트랜지스터 영역 및 저전압 P형 트랜지스터 영역에 N형 불순물을 주입하여 N형 웰(120, 150)을 형성한다.
이어서, 도 4, 도 7a 내지 도 10을 참조하면, N형 저농도 불순물 영역 및 P형 불순물 영역을 형성한다(S20).
우선, 도 4, 도 7a 내지 도 8을 참조하면, 고전압 N형 트랜지스터 영역의 일부와 저전압 P형 트랜지스터 영역이 오픈 되도록 포토 레지스트(photo resist; 310)를 형성한 후, 오픈된 영역에 N형 불순물을 이온 주입한다. 이 때, N형 불순물은 저농도의 낮은 에너지로 주입하며, 소자 분리 영역(110)의 깊이보다 얇게 형성되도록 한다. 그러면, 저전압 P형 트랜지스터 영역에 저농도 N형 제1 불순물 영역(232)이 형성되고, 고전압 N형 트랜지스터 영역에 저농도 N형 제2 불순물 영역(236)이 형성된다. 저농도 N형 제1 불순물 영역(232) 및 저농도 N형 제2 불순물 영역(236)은 이온의 농도와 에너지량을 동일하게 하여, 동시에 형성됨으로써, 이온 주입 깊이(projection range; Rp)가 실질적으로 같아지게 된다. 이온 주입 깊이는 SIMS 등의 장비를 통하여 측정할 수 있다.
이어서, 도 4, 도 9a 내지 도 10을 참조하면, 고전압 P형 트랜지스터 영역의 일부와 저전압 N형 트랜지스터 영역이 오픈 되도록 포토 레지스트(320)를 형성한 후, 오픈된 영역에 P형 불순물을 이온 주입한다. 이 때, P형 불순물은 저농도의 낮은 에너지로 주입하며, 소자 분리 영역(110)의 깊이보다 얇게 형성되도록 한다. 그러면, 저전압 N형 트랜지스터 영역에 저농도 P형 제1 불순물 영역(234)이 형성되고, 고전압 P형 트랜지스터 영역에 저농도 P형 제2 불순물 영역(238)이 형성된다. 저농도 P형 제1 불순물 영역(234) 및 저농도 P형 제2 불순물 영역(238)은 이온의 농도와 에너지량을 동일하게 하여, 동시에 형성됨으로써, 이온 주입 깊이(projection range; Rp)가 실질적으로 같아지게 된다.
여기서, P형 저농도 불순물 영역(234, 238)을 먼저 형성하고, N형 저농도 불순물 영역(232, 236)을 나중에 형성할 수도 있다.
이어서, 불순물을 활성화 시키기 위하여, 확산 공정인 어닐 공정 등을 진행할 수 있다. 어닐 공정 등을 진행함에 따라 저농도 N형 제1 불순물 영역(232), 저농도 N형 제2 불순물 영역(236), 저농도 P형 제1 불순물 영역(234) 및 저농도 P형 제2 불순물 영역(238)의 이온 주입 깊이에 약간의 차이가 발생할 수도 있다.
일반적으로, 고전압 트랜지스터(도 2의 202, 204 참조)와 저전압 트랜지스터(도 2의 201, 203 참조)의 문턱 전압 조절 영역(232, 234)을 형성할 때에는 이온 주입 농도를 달리하여야 한다. 따라서, 각각 다른 마스크를 사용하여 형성하여야 한다. 즉, 고전압 P형 트랜지스터(204), 고전압 N형 트랜지스터(202), 저전압 P형 트랜지스터(201) 및 저전압 N형 트랜지스터(203)의 문턱 전압 조절 영역을 형성하기 위하여 마스크 4장이 필요하다.
브레이크다운 전압을 높이기 위한 저농도 N형 및 P형 제2 불순물 영역(236, 238)을 문턱 전압 조절을 위한 저농도 N형 및 P형 제1 불순물 영역(232, 234)과 동시에 형성하면, 고전압 트랜지스터에 따로 문턱 전압 조절 영역을 형성하지 않아도 된다. 따라서, 마스크의 수가 2장 줄어들게 된다.
이어서, 도 4, 도 11a 내지 도 12를 참조하면, 반도체 기판(100) 상에 게이트 절연막(220) 및 게이트 전극(210)을 형성한다(S30). 게이트 절연막(220) 및 게이트 전극(210)은 고전압 N형 트랜지스터 영역의 P형 웰(140) 및 고전압 P형 트랜지스터 영역의 N형 웰(150)의 중심을 가로지르도록 형성되며, 하나의 라인으로 형성된다. 또한, 저전압 N형 트랜지스터 영역의 P형 웰(130) 및 저전압 P형 트랜지스터 영역의 N형 웰(120)의 중심을 가로지르도록 형성된다. 이 때, 게이트 전극(210)은 고전압 N형 트랜지스터 영역의 저농도 N형 제2 불순물 영역(236) 및 고전압 P형 트랜지스터 영역의 저농도 P형 제2 불순물 영역(238)과 일측의 일부가 오버랩 되도록 형성될 수 있다.
일반적으로, 고전압 트랜지스터(도 2의 202, 204 참조)를 형성할 때는 저전압 트랜지스터(도 2의 201, 203 참조)보다 게이트 절연막(220)의 두께를 두껍게 형성한다. 따라서, 고전압 트랜지스터(202, 204)와 저전압 트랜지스터(201, 203)의 게이트 절연막(220)을 형성하기 위하여 마스크가 2장 필요하게 된다. 본 발명에서 는 고전압 트랜지스터(202, 204)와 저전압 트랜지스터(201, 203)의 게이트 절연막(220)의 두께는 동일하게 형성하고, 고전압 트랜지스터(202, 204)에 저농도 제2 불순물 영역(236, 238)을 형성함으로써, 동작 전압을 조절한다. 따라서, 고전압 트랜지스터(202, 204)와 저전압 트랜지스터(201, 203)의 게이트 절연막(220)이 하나의 마스크로 형성됨으로써, 한 장의 마스크를 줄일 수 있다.
이어서, 다시 도 4, 도 1a 내지 도 2를 참조하면, 각 트랜지스터에 고농도 불순물 영역(242, 244, 252, 254)을 형성한다(S40). 즉, 고전압 N형 트랜지스터 영역의 게이트 전극(210) 및 저전압 N형 트랜지스터 영역의 게이트 전극(210)의 양측에 고농도의 N형 불순물을 주입하여 고농도 N형 불순물 영역(244, 254)을 형성한다. 또한, 고전압 P형 트랜지스터 영역의 게이트 전극(210) 및 저전압 P형 트랜지스터 영역의 게이트 전극(210)의 양측에 고농도의 P형 불순물을 주입하여 고농도 P형 불순물 영역(242, 252)을 형성한다. 이 때, 고전압 트랜지스터(202, 204)의 일측의 고농도 불순물 영역(252, 254)은 게이트 전극(210) 일측에 형성된 저농도 P형 제2 불순물 영역(238) 및 저농도 N형 제2 불순물 영역(236)의 상부에 형성된다. 이어서, 불순물을 활성화 시키기 위하여 확산 공정인 어닐 공정 등을 진행할 수 있다.
이어서, 선택적으로 할로 이온(halo ion) 주입을 수행할 수 있다. 할로 이온이라 함은 채널 영역의 길이가 짧아짐에 따른 펀치 스루우 현상을 방지하기 위하여 게이트 전극 형성 후 반도체 기판의 활성 영역의 농도를 높이기 위하여 고농도 불순물 영역(242,244,252,254) 형성용 불순물과 반대 타입의 불순물을 주입하는 것을 의미한다. 할로 이온 주입과 관련하여, 고농도 불순물 영역(242,244,252,254) 형성 불순물이 N형인 경우에 사용되는 할로 이온은 P형 불순물로 예를 들어, 붕소(B), 붕소 불화물(BF2, BF3), 인듐(In) 등이 될 수 있다. 또한, 고농도 불순물 영역(242,244,252,254) 형성 이온이 P형인 경우에 사용되는 할로 이온은 N형 불순물로 예를 들어, 인(P) 또는 비소(As)가 될 수 있다. 또한, LDD(Lightly Diffused Drain)를 형성하기 위한 이온 주입을 추가적으로 실시할 수도 있다.
한편, 고전압 트랜지스터(202, 204)는 저농도 제2 불순물 영역(236, 238)을 형성하여 불순물의 농도를 조절하고, 동작 전압을 제어하기 때문에, 할로 이온 주입 또는 LDD 등을 형성하지 않아도 된다. 따라서, 저전압 트랜지스터(201, 203)에만 할로 이온 주입 및 LDD 공정을 진행한다. 즉, 고전압 P형 및 N형 트랜지스터(202, 204)에 할로 이온 주입 및 LDD 공정을 수행하기 위한 마스크 2장이 줄어들게 된다.
고전압 트랜지스터(202, 204)의 브레이크다운 전압을 높이기 위해 저농도 제2 불순물 영역(236, 238)을 형성하고, 또한, 저농도 제2 불순물 영역(236, 238)을 저전압 트랜지스터(201, 203)의 문턱 전압 조절을 위한 저농도 제1 불순물 영역(232, 234)과 동시에 형성하면, 반도체 집적 회로 장치의 제조 시에 사용되는 마스크 수를 줄일 수 있다. 따라서, 공정이 단순화되고 제조 단가가 감소될 수 있다.
또한, 고전압 트랜지스터(202, 204)의 저농도 제2 불순물 영역(236, 238)을 저전압 트랜지스터(201, 203)의 문턱 전압 조절을 위한 저농도 제1 불순물 영역 (232, 234)과 동시에 형성하면, 저농도 제2 불순물 영역(236, 238)의 이온 주입 높이가 소자 분리 영역(110)보다 낮아지게 되어, 고전압 N형 트랜지스터(202)와 고전압 P형 트랜지스터(204) 사이에 가드링이 필요없게 된다. 따라서, 반도체 집적 회로 장치의 집적도가 높아지게 되어, 생산성이 늘어날 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 소자의 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 반도체 집적 회로 장치의 제조 공정에서, 사용되는 마스크 수가 줄어듦에 따라, 공정이 단순화되고 제조 단가가 감소될 수 있다.
둘째, 반도체 집적 회로 장치의 집적도가 높아지게 되어, 생산성이 늘어날 수 있다.
셋째, 고전압 트랜지스터의 항복 전압을 증가시켜 트랜지스터의 특성을 향상시킬 수 있다.

Claims (24)

  1. 저전압 제1 도전형 트랜지스터 영역 및 고전압 제2 도전형 트랜지스터 영역이 정의된 기판;
    상기 저전압 제1 도전형 트랜지스터 영역에 형성된 제2 도전형 제1 웰, 상기 제2 도전형 제1 웰의 상부에 형성된 제1 게이트 전극, 상기 제2 도전형 제1 웰 내에 형성된 문턱 전압 조절용 제2 도전형 제1 저농도 불순물 영역 및 상기 제1 게이트 전극과 양측에 정렬되어 형성된 제1 도전형 고농도 불순물 영역을 포함하는 저전압 제1 도전형 트랜지스터; 및
    상기 고전압 제2 도전형 트랜지스터 영역에 형성된 제1 도전형 제2 웰, 상기 제1 도전형 제2 웰의 상부에 형성된 제2 게이트 전극, 상기 제1 도전형 제2 웰 내에 상기 저전압 제1 도전형 트랜지스터의 상기 문턱 전압 조절용 제2 도전형 제1 저농도 불순물 영역의 이온 주입 깊이(Rp)와 실질적으로 동일하게 형성되고, 상기 제2 게이트 전극의 일측에 형성된 제2 도전형 제2 저농도 불순물 영역 및 상기 제2 게이트 전극의 양측에 정렬되어 형성된 제2 도전형 고농도 불순물 영역을 포함하는 고전압 제2 도전형 트랜지스터를 포함하는 반도체 집적 회로 장치.
  2. 제 1항에 있어서,
    상기 제2 도전형 제2 저농도 불순물 영역은 상기 제2 도전형 고농도 불순물 영역을 포함하는 반도체 집적 회로 장치.
  3. 제 1항에 있어서,
    상기 기판에는 제1 도전형 제3 웰이 형성되고, 상기 제1 도전형 제3 웰 내에 형성된 문턱 전압 조절용 제1 도전형 제1 저농도 불순물 영역을 포함하는 저전압 제2 도전형 트랜지스터를 더 포함하는 반도체 집적 회로 장치.
  4. 제 3항에 있어서,
    상기 기판에는 제2 도전형 제4 웰이 형성되고, 상기 제2 도전형 제4 웰 내에 형성되며 상기 저전압 제2 도전형 트랜지스터의 상기 문턱 전압 조절용 제1 도전형 제1 저농도 불순물 영역의 이온 주입 깊이와 실질적으로 동일하게 형성되는 제1 도전형 제2 저농도 불순물 영역을 포함하는 고전압 제1 도전형 트랜지스터를 더 포함하는 반도체 집적 회로 장치.
  5. 제 4항에 있어서,
    상기 기판에는 상기 제1 도전형 제2 웰 및 제2 도전형 제4 웰을 구분하는 소자 분리 영역이 형성되고, 제1 도전형 제2 웰은 상기 소자 분리 영역의 일측벽과 맞닿으며, 상기 제2 도전형 제4 웰은 상기 소자 분리 영역의 타측벽과 맞닿은 반도체 집적 회로 장치.
  6. 제 5항에 있어서,
    상기 제2 도전형 제1 및 제2 저농도 불순물 영역은 상기 소자 분리 영역의 형성 깊이보다 얕게 형성된 반도체 집적 회로 장치.
  7. 제 5항에 있어서,
    상기 제1 도전형 제1 및 제2 저농도 불순물 영역은 상기 소자 분리 영역의 형성 깊이보다 얕게 형성된 반도체 집적 회로 장치.
  8. 제 1항에 있어서,
    상기 저전압 제1 도전형 트랜지스터의 제1 게이트 전극과 기판 사이에는 제1 게이트 절연막이 더 포함되고, 상기 고전압 제2 도전형 트랜지스터의 제2 게이트 전극과 기판 사이에는 제2 게이트 절연막이 더 포함되며, 상기 제1 및 제2 게이트 절연막의 두께는 동일한 반도체 집적 회로 장치.
  9. 고전압 제1 도전형 트랜지스터 영역 및 고전압 제2 도전형 트랜지스터 영역이 인접하여 정의된 기판;
    소자 분리 영역에 의해서 서로 분리되고, 상기 고전압 제1 도전형 트랜지스터 영역에 형성되며 소자 분리 영역의 일측벽과 맞닿은 제2 도전형 제1 웰 및 상기 고전압 제2 도전형 트랜지스터 영역에 형성되며 상기 소자 분리 영역의 타측벽과 맞닿은 제1 도전형 제2 웰;
    상기 제2 도전형 제1 웰 및 제1 도전형 제2 웰을 가로질러 형성된 제1 게이 트 전극;
    상기 제1 도전형 제2 웰 내의 상기 제1 게이트 전극의 일측에 형성된 제2 도전형 제1 저농도 불순물 영역과, 상기 제1 게이트 전극의 양측에 형성된 제2 도전형 고농도 불순물 영역; 및
    상기 제2 도전형 제1 웰 내의 상기 제1 게이트 전극의 일측에 형성된 제1 도전형 제1 저농도 불순물 영역과, 상기 제1 게이트 전극의 양측에 형성된 제1 도전형 고농도 불순물 영역을 포함하는 반도체 집적 회로 장치.
  10. 제 9항에 있어서,
    상기 제2 도전형 제1 저농도 불순물 영역은 상기 제2 도전형 고농도 불순물 영역을 포함하는 반도체 집적 회로 장치.
  11. 제 9항에 있어서,
    제2 도전형 제3 웰 및 상기 제2 도전형 제3 웰 내에 형성된 문턱 전압 조절용 제2 도전형 제2 저농도 불순물 영역을 포함하는 저전압 제1 도전형 트랜지스터를 더 포함하고, 상기 제2 도전형 제2 저농도 불순물 영역은 상기 고전압 제2 도전형 트랜지스터의 제2 도전형 제1 저농도 불순물 영역의 이온 주입 깊이와 실질적으로 동일하게 형성된 반도체 집적 회로 장치.
  12. 제 11항에 있어서,
    상기 제2 도전형 제1 및 제2 저농도 불순물 영역은 상기 소자 분리 영역의 형성 깊이보다 얕게 형성된 반도체 집적 회로 장치.
  13. 제 9항에 있어서,
    제1 도전형 제4 웰 및 상기 제1 도전형 제4 웰 내에 형성된 문턱 전압 조절용 제1 도전형 제2 저농도 불순물 영역을 포함하는 저전압 제2 도전형 트랜지스터를 더 포함하고, 상기 제1 도전형 제2 저농도 불순물 영역은 상기 고전압 제1 도전형 트랜지스터의 제1 도전형 제1 저농도 불순물 영역의 이온 주입 깊이와 실질적으로 동일하게 형성된 반도체 집적 회로 장치.
  14. 제 13항에 있어서,
    상기 제1 도전형 제1 및 제2 저농도 불순물 영역은 상기 소자 분리 영역의 형성 깊이보다 얕게 형성된 반도체 집적 회로 장치.
  15. 저전압 제1 도전형 트랜지스터 영역 및 고전압 제2 도전형 트랜지스터 영역이 정의된 기판을 제공하고,
    상기 저전압 제1 도전형 트랜지스터 영역에 제2 도전형 제1 웰을 형성하고, 상기 고전압 제2 도전형 트랜지스터 영역에 제1 도전형 제2 웰을 형성하고,
    상기 제2 도전형 제1 웰 내에 문턱 전압 조절용 제2 도전형 제1 저농도 불순물 영역을 형성하고, 상기 제1 도전형 제2 웰 내에 제2 도전형 제2 저농도 불순물 영역을 형성하되 상기 저전압 제1 도전형 트랜지스터의 상기 문턱 전압 조절용 제2 도전형 제1 저농도 불순물 영역의 이온 주입 깊이와 실질적으로 동일하게 형성하고,
    상기 제2 도전형 제1 웰의 상부에 제1 게이트 전극을 형성하고, 상기 제1 도전형 제2 웰의 상부에 제2 게이트 전극을 형성하고,
    상기 제1 게이트 전극의 양측에 정렬된 제1 도전형 고농도 불순물 영역을 형성하여 저전압 제1 도전형 트랜지스터를 완성하고, 상기 제2 게이트 전극의 양측에 정렬된 제2 도전형 고농도 불순물 영역을 형성하여 고전압 제2 도전형 트랜지스터를 완성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  16. 제 15항에 있어서,
    제2 도전형 제1 저농도 불순물 영역과 제2 도전형 제2 저농도 불순물 영역은 동시에 형성되는 반도체 집적 회로 장치의 제조 방법.
  17. 제 15항에 있어서,
    제2 도전형 제1 웰 및 제1 도전형 제2 웰을 형성하기 전에 상기 기판에 소자 분리 영역을 형성하며, 상기 제2 도전형 제1 및 제2 저농도 불순물 영역은 상기 소자 분리 영역의 형성 깊이보다 얕게 형성되는 반도체 집적 회로 장치의 제조 방법.
  18. 제 15항에 있어서,
    상기 제2 도전형 제2 저농도 불순물 영역은 상기 제2 도전형 고농도 불순물 영역을 포함하는 반도체 집적 회로 장치의 제조 방법.
  19. 고전압 제1 도전형 트랜지스터 영역, 고전압 제2 도전형 트랜지스터 영역, 저전압 제1 도전형 트랜지스터 영역 및 저전압 제2 도전형 트랜지스터 영역이 정의된 기판을 제공하고,
    상기 고전압 제1 도전형 트랜지스터 영역과 상기 고전압 제2 도전형 트랜지스터 영역을 분리하고 상기 저전압 제1 도전형 트랜지스터 영역과 상기 저전압 제2 도전형 트랜지스터 영역을 분리하는 소자 분리 영역을 형성하고,
    상기 고전압 제1 도전형 트랜지스터 영역에 제2 도전형 제1 웰을 형성하되 제2 도전형 제1 웰의 일측면이 상기 소자 분리 영역의 일측벽과 맞닿도록 형성하고, 상기 저전압 제1 도전형 트랜지스터 영역에 제2 도전형 제2 웰을 형성하고,
    상기 고전압 제2 도전형 트랜지스터 영역에 제1 도전형 제3 웰을 형성하되 상기 소자 분리 영역의 타측벽과 맞닿도록 형성하고, 상기 저전압 제2 도전형 트랜지스터 영역에 제1 도전형 제4 웰을 형성하고,
    상기 제2 도전형 제1 웰 내에 문턱 전압 조절용 제1 도전형 제1 저농도 불순물 영역을 형성하고, 상기 제1 도전형 제4 웰 내에 제1 도전형 제2 저농도 불순물 영역을 형성하고,
    상기 제1 도전형 제3 월 내에 문턱 전압 조절용 제2 도전형 제1 저농도 불순물 영역을 형성하고, 상기 제2 도전형 제2 웰 내에 제2 도전형 제2 저농도 불순물 영역을 형성하고,
    상기 제2 도전형 제1 웰 및 제1 도전형 제3 웰을 가로질러 게이트 전극을 형성하고, 상기 제2 도전형 제2 웰 및 제1 도전형 제4 웰을 가로질러 게이트 전극을 형성하고,
    상기 제2 도전형 제1 및 제2 웰 내의 상기 게이트 전극의 양측에 제1 도전형 고농도 불순물 영역을 형성하고,
    상기 제1 도전형 제3 및 제4 웰 내의 상기 게이트 전극의 양측에 제2 도전형 고농도 불순물 영역을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  20. 제 19항에 있어서,
    제1 도전형 제1 저농도 불순물 영역과 제1 도전형 제2 저농도 불순물 영역은 동시에 형성되는 반도체 집적 회로 장치의 제조 방법.
  21. 제 19항에 있어서,
    제2 도전형 제1 저농도 불순물 영역과 제2 도전형 제2 저농도 불순물 영역은 동시에 형성되는 반도체 집적 회로 장치의 제조 방법.
  22. 제 19항에 있어서,
    상기 제1 도전형 제1 및 제2 저농도 불순물 영역, 상기 제2 도전형 제1 및 제2 저농도 불순물 영역은 상기 소자 분리 영역의 형성 깊이보다 얕게 형성되는 반도체 집적 회로 장치의 제조 방법.
  23. 제 19항에 있어서,
    상기 제1 도전형 제2 저농도 불순물 영역은 상기 제1 도전형 제1 저농도 불순물 영역의 이온 주입 깊이와 실질적으로 동일하게 형성된 반도체 집적 회로 장치의 제조 방법.
  24. 제 19항에 있어서,
    상기 제2 도전형 제2 저농도 불순물 영역은 상기 제2 도전형 제1 저농도 불순물 영역의 이온 주입 깊이와 실질적으로 동일하게 형성된 반도체 집적 회로 장치의 제조 방법.
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