KR19990086918A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 종래 바이씨모스 소자의 바이폴라 트랜지스터의 경우는 전자가 이미터에서 컬렉터로 이동할 때, 엔웰의 높은 저항으로 인해 전압강하가 발생하여 바이폴라 트랜지스터의 이득이 저하되고, 각 소자들이 필드산화막을 통해 전기적으로 격리됨에 따라 래치-업이 발생되어 소자특성이 저하되는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 반도체기판의 상부에 절연산화막과 사파이어층을 순차 형성한 후, 1차 사진식각공정을 통해 사파이어층을 부분적으로 식각하여 제1∼제5 액티브영역의 분리영역을 정의하는 단계와; 상기 제1∼제5 액티브영역 상의 사파이어층 상부에 제1 에피택셜층을 형성한 후, 그 제1 에피택셜층에 고농도의 엔형 불순물이온을 주입하여 확산시키는 단계와; 상기 제1 에피택셜층의 상부에 제2 에피택셜층을 형성한 후, 기판전면에 고온저압산화막과 도핑되지 않은 폴리실리콘을 증착하고, 에치백하여 분리영역을 채우는 단계와; 제1 포토레지스트 패턴을 통해 제4 액티브영역의 일측과 제3,제5 액티브영역의 제2 에피택셜층 상에 엔형 불순물이온을 주입하여 엔형 웰을 형성하는 단계와; 제2 포토레지스트 패턴을 통해 상기 제4 액티브영역의 타측과 제2 액티브영역의 제2 에피택셜층 상에 피형 불순물이온을 주입하여 피형 웰을 형성한 후, 열처리하여 주입된 불순물들을 확산시키는 단계와; 제3 포토레지스트 패턴을 통해 제1 액티브영역 일측의 제2 에피택셜층과 상기 제5 액티브영역 일측의 엔형 웰 상에 피형 불순물이온을 주입하여 열처리하는 단계와; 기판전면에 게이트산화막과 폴리실리콘을 순차 형성한 후, 2차 사진식각공정을 통해 제2∼제5 액티브영역의 상부에 게이트를 형성하는 단계와; 제4 포토레지스트 패턴을 통해 제1,제2,제4 액티브영역에 엔형 불순물이온을 주입하는 단계와; 제5 포토레지스트 패턴을 통해 제3,제5 액티브영역에 피형 불순물이온을 주입하여 열처리하는 단계로 이루어지는 반도체소자의 제조방법을 통해 바이씨모스 소자에 고전압 엔모스 및 피모스 트랜지스터를 형성함에 따라 드레인영역에 높은 역방향 전압을 인가할 수 있고, 고농도의 엔형 매몰층을 형성함에 따라 바이폴라 트랜지스터의 이득을 높일 수 있으며, SOI 기술을 이용하여 소자들을 전기적으로 완벽하게 격리시킴에 따라 래치-업 및 누설전류로 인한 소자의 특성이 저하되는 것을 방지할 수 있는 효과가 있다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 에스오아이(silicon on glass : 이하, SOI)기술을 이용하여 바이폴라, 씨모스 및 고전압 씨모스 트랜지스터의 각 소자들을 전기적으로 완벽하게 격리시키면서, 하나의 칩에 제조하기에 적당하도록 한 반도체소자의 제조방법에 관한 것이다.
종래 바이폴라 트랜지스터와 씨모스 트랜지스터를 원칩(one-chip)화한 바이씨모스(BICMOS) 소자를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 종래 바이씨모스 소자의 단면도로서, 이에 도시한 바와같이 피형 기판(1) 상에 필드산화막(FOX1)을 통해 격리되어 형성된 엔형 웰(2A,2B)과, 그 엔형 웰(2A) 상에 형성된 베이스(3) 및 그 베이스(3)와 필드산화막(FOX2)을 통해 격리되어 형성된 컬렉터(4)와, 그 베이스(3) 상에 형성된 이미터(5)로 이루어지는 바이폴라 트랜지스터와; 상기 엔형 웰(2B)의 상부에 필드산화막(FOX1,FOX3)과 소정거리 이격되어 형성된 게이트(6) 및 그 게이트(6)와 필드산화막(FOX1,FOX3) 사이의 엔형 웰(2B) 상에 형성된 소스/드레인(7A,7B)으로 이루어지는 피모스 트랜지스터와; 상기 피형 기판(1)의 상부에 필드산화막(FOX3,FOX4)과 소정거리 이격되어 형성된 게이트(8) 및 그 게이트(8)와 필드산화막(FOX3,FOX4) 사이의 피형 기판(1) 상에 형성된 소스/드레인(9A,9B)으로 이루어지는 엔모스 트랜지스터로 구성된다.
상기한 바와같은 종래 바이씨모스 소자는 바이폴라 트랜지스터, 피모스 트랜지스터 및 엔모스 트랜지스터를 로코스방식을 이용한 필드산화막(FOX1,FOX3,FOX4)을 통해 전기적으로 격리하였으며, 바이폴라 트랜지스터의 경우 베이스(3)와 이미터(5) 사이에 순방향 전압이 인가되고, 컬렉터(4)와 베이스(3) 사이에 역방향 전압이 인가되면 바이폴라 트랜지스터의 동작이 이루어지고, 엔모스 및 피모스 트랜지스터의 경우 게이트(6,8)에 문턱전압 이상의 전압이 인가되면, 소스/드레인(7A,8A-7B,8B) 사이에 채널이 형성되어 모스 트랜지스터의 동작이 이루어진다.
그러나, 상기한 바와같은 종래 바이씨모스 소자의 바이폴라 트랜지스터의 경우는 전자가 이미터에서 컬렉터로 이동할 때, 엔웰의 높은 저항으로 인해 전압강하가 발생하여 바이폴라 트랜지스터의 이득이 저하되고, 각 소자들이 필드산화막을 통해 전기적으로 격리됨에 따라 래치-업(latch-up)이 발생되어 소자특성이 저하되는 문제점이 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 SOI 기술을 이용하여 바이폴라, 씨모스 및 고전압 씨모스 트랜지스터의 각 소자들을 전기적으로 완벽하게 격리시키면서, 하나의 칩에 제조할 수 있는 반도체소자의 제조방법을 제공하는데 있다.
도1은 종래 바이씨모스 소자의 단면도.
도2는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
11:반도체기판 12:산화막
13:사파이어층 14,15:에피택셜층
16:고온저압산화막 17:도핑되지 않은 폴리실리콘
18:엔형 웰 19:피형 웰
20:베이스 21:드레인
22:게이트산화막 23:도핑된 폴리실리콘
24A∼24D:게이트 25:이미터
26:컬렉터 27∼30:소스/드레인
PR11∼PR17:포토레지스트 ACT1∼ACT5:액티브영역
상기한 바와같은 본 발명의 목적은 반도체기판의 상부에 절연산화막과 사파이어층을 순차 형성한 후, 1차 사진식각공정을 통해 사파이어층을 부분적으로 식각하여 제1∼제5 액티브영역의 분리영역을 정의하는 단계와; 상기 제1∼제5 액티브영역 상의 사파이어층 상부에 제1 에피택셜층을 형성한 후, 그 제1 에피택셜층에 고농도의 엔형 불순물이온을 주입하여 확산시키는 단계와; 상기 제1 에피택셜층의 상부에 제2 에피택셜층을 형성한 후, 기판전면에 고온저압산화막과 도핑되지 않은 폴리실리콘을 증착하고, 에치백하여 분리영역을 채우는 단계와; 제1 포토레지스트 패턴을 통해 제4 액티브영역의 일측과 제3,제5 액티브영역의 제2 에피택셜층 상에 엔형 불순물이온을 주입하여 엔형 웰을 형성하는 단계와; 제2 포토레지스트 패턴을 통해 상기 제4 액티브영역의 타측과 제2 액티브영역의 제2 에피택셜층 상에 피형 불순물이온을 주입하여 피형 웰을 형성한 후, 열처리하여 주입된 불순물들을 확산시키는 단계와; 제3 포토레지스트 패턴을 통해 제1 액티브영역 일측의 제2 에피택셜층과 상기 제5 액티브영역 일측의 엔형 웰 상에 피형 불순물이온을 주입하여 열처리하는 단계와; 기판전면에 게이트산화막과 폴리실리콘을 순차 형성한 후, 2차 사진식각공정을 통해 제2∼제5 액티브영역의 상부에 게이트를 형성하는 단계와; 제4 포토레지스트 패턴을 통해 제1,제2,제4 액티브영역에 엔형 불순물이온을 주입하는 단계와; 제5 포토레지스트 패턴을 통해 제3,제5 액티브영역에 피형 불순물이온을 주입하여 열처리하는 단계로 이루어짐으로써 달성되는 것으로, 본 발명에 의한 반도체소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2l는 본 발명의 일 실시예를 보인 수순단면도로서, 이에 도시한 바와같이 반도체기판(11)의 상부에 산화막(12)과 사파이어층(13)을 순차 형성하고, 그 사파이어층(13)의 상부에 포토레지스트(PR11)를 도포한 후, 노광 및 현상하여 제1∼제5 액티브영역(ACT1∼ACT5)의 분리영역을 정의하는 단계(도2a)와; 그 포토레지스트(PR11)를 적용하여 사파이어층(13)을 식각한 후, 포토레지스트(PR11)를 제거하고, 사파이어층(13)의 상부에 에피택셜층(14)을 형성한 후, 그 에피택셜층(14)에 고농도의 엔형 불순물이온을 주입하여 확산시키는 단계(도2b)와; 그 에피택셜층(14)의 상부에 에피택셜층(15)을 형성한 후, 기판전면에 고온저압산화막(16)과 도핑되지 않은 폴리실리콘(17)을 증착하고 에치백하여 분리영역을 채우는 단계(도2c)와; 그 에피택셜층(15) 및 분리영역의 상부에 포토레지스트(PR12)를 도포한 후, 노광 및 현상하여 제4 액티브영역(ACT4)의 일측, 제3,제5 액티브영역(ACT3,ACT5)의 에피택셜층(15) 상에 엔형 불순물이온을 주입하여 엔형 웰(18)을 형성하는 단계(도2d)와; 그 포토레지스트(PR12)를 제거하고 포토레지스트(PR13)를 도포한 후, 노광 및 현상하여 제4 액티브영역(ACT4)의 타측과 제2 액티브영역(ACT2)의 에피택셜층(15) 상에 피형 불순물이온을 주입하여 피형 웰(19)을 형성하는 단계(도2e)와; 그 포토레지스트(PR13)를 제거하고, 열처리하여 주입된 불순물이온을 확산시키는 단계(도2f)와; 기판전면에 포토레지스트(PR14)를 도포한 후, 노광 및 현상하여 제1 액티브영역(ACT1) 일측의 에피택셜층(15)과 제5 액티브영역(ACT5) 일측의 엔형 웰(18) 상에 피형 불순물이온을 주입하여 바이폴라 트랜지스터의 베이스(20)와 고전압 피모스 트랜지스터의 드레인(21)을 형성하는 단계(도2g)와; 그 포토레지스트(PR14)를 제거하고, 열처리하여 주입된 불순물이온을 확산시키는 단계(도2h)와; 기판전면에 게이트산화막(22)과 도핑된 폴리실리콘(23)을 순차 형성하고, 그 폴리실리콘(23)의 상부에 포토레지스트(PR15)를 도포한 후, 노광 및 현상하여 노출된 폴리실리콘(23)과 게이트산화막(22)을 식각함으로써, 제2∼제5 액티브영역의 상부에 게이트(24A∼24D)를 형성하는 단계(도2i)와; 그 포토레지스트(PR15)를 제거하고, 기판전면에 포토레지스트(PR16)를 도포한 후, 노광 및 현상하여 제1,제2,제4 액티브영역(ACT1,ACT2,ACT4)에 엔형 불순물이온을 주입하여 바이폴라 트랜지스터의 이미터(25)와 컬렉터(26)를 형성하고, 엔모스 트랜지스터의 소스/드레인(27) 및 고전압 엔모스 트랜지스터의 소스/드레인(28)을 형성하는 단계(도2j)와; 그 포토레지스트(PR16)를 제거하고, 기판전면에 포토레지스트(PR17)를 도포한 후, 노광 및 현상하여 제3,제5 액티브영역(ACT3,ACT5)에 피형 불순물이온을 주입하여 피모스 트랜지스터의 소스/드레인(29) 및 고전압 피모스 트랜지스터의 소스/드레인(30)을 형성하는 단계(도2k)와; 그 포토레지스트(PR17)를 제거한 후, 열처리하여 주입된 불순물이온을 확산시키는 단계(도2l)로 이루어진다. 이하, 상기한 바와같은 본 발명의 일 실시예를 좀더 상세히 설명한다.
먼저, 도2a에 도시한 바와같이 반도체기판(11)의 상부에 산화막(12)과 사파이어층(13)을 순차 형성하고, 그 사파이어층(13)의 상부에 포토레지스트(PR11)를 도포한 후, 노광 및 현상하여 제1∼제5 액티브영역(ACT1∼ACT5)의 분리영역을 정의한다.
그리고, 도2b에 도시한 바와같이 포토레지스트(PR11)를 적용하여 사파이어층(13)을 식각한 후, 포토레지스트(PR11)를 제거하고, 사파이어층(13)의 상부에 에피택셜층(14)을 형성한 후, 그 에피택셜층(14)에 고농도의 엔형 불순물이온을 주입하여 확산시킨다. 이때, 에피택셜층(14)은 고농도의 매몰층(N+buried layer)으로 형성시키기 위해 엔형 불순물인 안티몬(Sb)이 고농도로 주입된다.
그리고, 도2c에 도시한 바와같이 에피택셜층(14)의 상부에 에피택셜층(15)을 형성한 후, 기판전면에 고온저압산화막(16)과 도핑되지 않은 폴리실리콘(17)을 증착하고 에치백하여 분리영역을 채운다. 이때, 고온저압산화막(16)과 폴리실리콘(17)으로 채워진 분리영역은 이후에 소자가 형성될 제1∼제5 액티브영역(ACT1∼ACT5)을 전기적으로 격리시킨다.
그리고, 도2d에 도시한 바와같이 에피택셜층(15) 및 분리영역의 상부에 포토레지스트(PR12)를 도포한 후, 노광 및 현상하여 제4 액티브영역(ACT4)의 일측, 제3,제5 액티브영역(ACT3,ACT5)의 에피택셜층(15) 상에 엔형 불순물이온을 주입하여 엔형 웰(18)을 형성한다. 이때, 엔형 웰(18)은 피모스 트랜지스터 및 고전압 피모스 트랜지스터가 형성될 영역과 고전압 엔모스 트랜지스터가 형성될 영역의 일측에 불순물이온으로 인(P)을 주입하여 형성한다.
그리고, 도2e에 도시한 바와같이 포토레지스트(PR12)를 제거하고 포토레지스트(PR13)를 도포한 후, 노광 및 현상하여 제4 액티브영역(ACT4)의 타측과 제2 액티브영역(ACT2)의 에피택셜층(15) 상에 피형 불순물이온을 주입하여 피형 웰(19)을 형성한다. 이때, 피형 웰(19)은 엔모스 트랜지스터가 형성될 영역과 고전압 엔모스 트랜지스터가 형성될 영역의 타측에 불순물이온으로 붕소(B)를 주입하여 형성한다.
그리고, 도2f에 도시한 바와같이 포토레지스트(PR13)를 제거하고, 열처리하여 주입된 불순물이온을 확산시킨다.
그리고, 도2g에 도시한 바와같이 기판전면에 포토레지스트(PR14)를 도포한 후, 노광 및 현상하여 제1 액티브영역(ACT1) 일측의 에피택셜층(15)과 제5 액티브영역(ACT5) 일측의 엔형 웰(18) 상에 피형 불순물이온을 주입하여 바이폴라 트랜지스터의 베이스(20)와 고전압 피모스 트랜지스터의 드레인(21)을 형성한다. 이때, 주입되는 피형 불순물이온은 BF2이다.
그리고, 도2h에 도시한 바와같이 포토레지스트(PR14)를 제거하고, 열처리하여 주입된 불순물이온을 확산시킨다.
그리고, 도2i에 도시한 바와같이 기판전면에 게이트산화막(22)과 도핑된 폴리실리콘(23)을 순차 형성하고, 그 폴리실리콘(23)의 상부에 포토레지스트(PR15)를 도포한 후, 노광 및 현상하여 노출된 폴리실리콘(23)과 게이트산화막(22)을 식각함으로써, 제2∼제5 액티브영역의 상부에 게이트(24A∼24D)를 형성한다. 이때, 게이트산화막(22)은 산화공정을 통해 형성하며, 노출된 폴리실리콘(23)과 게이트산화막(22)은 건식식각방법을 통해 식각한다.
그리고, 도2j에 도시한 바와같이 포토레지스트(PR15)를 제거하고, 기판전면에 포토레지스트(PR16)를 도포한 후, 노광 및 현상하여 제1,제2,제4 액티브영역(ACT1,ACT2,ACT4)에 엔형 불순물이온을 주입하여 바이폴라 트랜지스터의 이미터(25)와 컬렉터(26)를 형성하고, 엔모스 트랜지스터의 소스/드레인(27) 및 고전압 엔모스 트랜지스터의 소스/드레인(28)을 형성한다. 이때, 주입되는 엔형 불순물이온은 비소(As)이다.
그리고, 도2k에 도시한 바와같이 포토레지스트(PR16)를 제거하고, 기판전면에 포토레지스트(PR17)를 도포한 후, 노광 및 현상하여 제3,제5 액티브영역(ACT3,ACT5)에 피형 불순물이온을 주입하여 피모스 트랜지스터의 소스/드레인(29) 및 고전압 피모스 트랜지스터의 소스/드레인(30)을 형성한다. 이때, 주입되는 피형 불순물이온은 BF2이다.
그리고, 도2l에 도시한 바와같이 포토레지스트(PR17)를 제거한 후, 열처리하여 주입된 불순물이온을 확산시킨다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법은 바이씨모스 소자에 고전압 엔모스 및 피모스 트랜지스터를 형성함에 따라 드레인영역에 높은 역방향 전압을 인가할 수 있고, 고농도의 엔형 매몰층을 형성함에 따라 바이폴라 트랜지스터의 이득을 높일 수 있으며, SOI 기술을 이용하여 소자들을 전기적으로 완벽하게 격리시킴에 따라 래치-업 및 누설전류로 인한 소자의 특성이 저하되는 것을 방지할 수 있는 효과가 있다.

Claims (1)

  1. 반도체기판의 상부에 절연산화막과 사파이어층을 순차 형성한 후, 1차 사진식각공정을 통해 사파이어층을 부분적으로 식각하여 제1∼제5 액티브영역의 분리영역을 정의하는 단계와; 상기 제1∼제5 액티브영역 상의 사파이어층 상부에 제1 에피택셜층을 형성한 후, 그 제1 에피택셜층에 고농도의 엔형 불순물이온을 주입하여 확산시키는 단계와; 상기 제1 에피택셜층의 상부에 제2 에피택셜층을 형성한 후, 기판전면에 고온저압산화막과 도핑되지 않은 폴리실리콘을 증착하고, 에치백하여 분리영역을 채우는 단계와; 제1 포토레지스트 패턴을 통해 제4 액티브영역의 일측과 제3,제5 액티브영역의 제2 에피택셜층 상에 엔형 불순물이온을 주입하여 엔형 웰을 형성하는 단계와; 제2 포토레지스트 패턴을 통해 상기 제4 액티브영역의 타측과 제2 액티브영역의 제2 에피택셜층 상에 피형 불순물이온을 주입하여 피형 웰을 형성한 후, 열처리하여 주입된 불순물들을 확산시키는 단계와; 제3 포토레지스트 패턴을 통해 제1 액티브영역 일측의 제2 에피택셜층과 상기 제5 액티브영역 일측의 엔형 웰 상에 피형 불순물이온을 주입하여 열처리하는 단계와; 기판전면에 게이트산화막과 폴리실리콘을 순차 형성한 후, 2차 사진식각공정을 통해 제2∼제5 액티브영역의 상부에 게이트를 형성하는 단계와; 제4 포토레지스트 패턴을 통해 제1,제2,제4 액티브영역에 엔형 불순물이온을 주입하는 단계와; 제5 포토레지스트 패턴을 통해 제3,제5 액티브영역에 피형 불순물이온을 주입하여 열처리하는 단계로 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
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KR100690924B1 (ko) * 2005-12-21 2007-03-09 삼성전자주식회사 반도체 집적 회로 장치와 그 제조 방법

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