JP2002270849A

JP2002270849A - 半導体装置の製造方法および半導体装置

Info

Publication number: JP2002270849A
Application number: JP2001069643A
Authority: JP
Inventors: Shinichiro Wada; 真一郎和田; Kazutaka Mori; 和孝森
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-03-13
Filing date: 2001-03-13
Publication date: 2002-09-20

Abstract

(57)【要約】【課題】デュアルゲート電極構造を有するＣＭＩＳ回
路のゲート電極の加工を容易にする。【解決手段】デュアルゲート電極構造を有するＣＭＩ
Ｓ回路をＳＯＩ基板１に形成した。そして、そのＣＭＩ
Ｓ回路を構成するｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲ
ート電極４Ａ，４Ｂの厚さを、ＳＯＩ基板１の半導体層
１Ｃの厚さと同等または若干厚くした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置技術に関し、特に、デュアルゲー
ト電極構造の相補型電界効果トランジスタ回路（以下、
ＣＭＩＳ（Complementary MIS）回路と言う）を有する
半導体装置の製造方法に適用して有効な技術に関するも
のである。

【０００２】

【従来の技術】素子寸法の微細化に伴い深刻となる電界
効果トランジスタの短チャネル効果を抑えるため、表面
チャネル型の電界効果トランジスタ構造が採用されてい
る。表面チャネル型の電界効果トランジスタ構造とは、
ｎチャネル型の電界効果トランジスタにおいてはゲート
電極をｎ型とし、ｐチャネル型の電界効果トランジスタ
においてはゲート電極をｐ型とする（いわゆるデュアル
ゲート電極構造）ことで、半導体基板のフェルミ準位を
調整し、各々の電界効果トランジスタにおいてチャネル
領域がゲート絶縁膜と半導体基板との界面に形成される
ようにする構造を言う。

【０００３】ところが、この構造では、ゲート電極を形
成するための多結晶シリコン膜にｎ型領域およびｐ型領
域を形成するための各々の不純物を導入した後に、その
多結晶シリコン膜をドライエッチング法によってパター
ニングしてゲート電極を形成しようとすると、ｎ型領域
とｐ型領域とでエッチング特性が異なるために、ゲート
電極の平面寸法や断面形状がｎ型領域とｐ型領域とで異
なってしまう問題がある。

【０００４】そのような問題を解決する１つの方法とし
て、例えば“Doping of N⁺ and P⁺Polysilicon in a Du
al-Gate CMOS Process、C.Y.Wong, J.Y.C.Sun, Y.Taur,
C.S.Oh, R.Angelucci, and B.Davari、IEEE Internati
onal Electron Devices Meeting 1988, pp238”には、
ゲート電極形成用の多結晶シリコン膜をパターニングし
た後に、各々のゲート電極に各々の不純物を導入する技
術が開示されている。

【０００５】

【発明が解決しようとする課題】ところが、上記デュア
ルゲート電極構造のＣＭＩＳ回路を有する半導体装置技
術においては、以下の課題があることを本発明者は見出
した。

【０００６】すなわち、ゲート電極形成用の多結晶シリ
コン膜に各々の不純物を導入した後にゲート電極をパタ
ーニングする場合でもゲート電極をパターニングした後
に各々の不純物を導入する場合でも、電界効果トランジ
スタのソースおよびドレインを形成するために半導体基
板に導入する不純物や接合容量を低減するために半導体
基板に導入する不純物が、ゲート電極中からゲート酸化
膜を透過して半導体基板側に漏れないようにするため
に、ゲート電極の膜厚をある程度確保しなければならな
いので、最も微細化が要求されるゲート電極の加工が困
難となる問題がある。

【０００７】また、上記ゲート電極をパターニングした
後に各々の不純物を導入する技術では、ゲート電極に不
純物を導入する際に、ゲート電極が空乏化しないように
ゲート電極を形成するための半導体層の全域にわたって
不純物が分布するようにすることが好ましいが、そのよ
うにすると、半導体基板において、その不純物のピーク
の深さが、深くなり短チャネル特性が劣化すること、ま
た、ソースおよびドレインの接合容量を低減すべく半導
体基板に導入した不純物のピークの深さよりも深くなっ
てしまう結果、ソースおよびドレインの接合容量が増大
してしまう問題がある。

【０００８】本発明の目的は、ゲート電極の加工を容易
にすることのできる技術を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１１】すなわち、本発明は、絶縁層上に形成され
た半導体層上に、デュアルゲート電極構造を有するＣＭ
ＩＳ回路のゲート電極を形成するためのゲート電極形成
膜を堆積する際に、前記ゲート電極形成膜の厚さが前記
半導体層と同等またはそれよりも厚くなるようにするも
のである。

【００１２】

【発明の実施の形態】本願発明を詳細に説明する前に、
本願における用語の意味を説明すると次の通りである。

【００１３】１．表面チャネル型の電界効果トランジス
タ構造：ｎチャネル型の電界効果トランジスタにおいて
はゲート電極をｎ型とし、ｐチャネル型の電界効果トラ
ンジスタにおいてはゲート電極をｐ型とする（いわゆる
デュアルゲート電極構造）ことで、半導体基板のフェル
ミ準位を調整し、回路動作条件下において、トランジス
タにゲート電圧を印加した際に、各々の電界効果トラン
ジスタにおいてチャネル領域がゲート絶縁膜と半導体基
板との界面に形成されるようにする構造を言う。

【００１４】２．エクステンション領域：電界効果トラ
ンジスタのドレイン構造に含まれる領域であって、ドレ
イン用の半導体領域の一部を構成する領域でもある。電
界効果トランジスタのチャネル領域に隣接するように配
置される。ＬＤＤ（LightlyDoped Drain）領域とも呼ば
れている。

【００１５】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。

【００１６】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。

【００１７】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。

【００１８】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。

【００１９】また、本実施の形態を説明するための全図
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。

【００２０】また、本実施の形態においては、電界効果
トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insula
tor Semiconductor Field Effect Transistor）をＭＩ
Ｓと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと
略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略
す。

【００２１】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。

【００２２】（実施の形態１）本実施の形態において
は、ＳＯＩ（Silicon On Insulator）技術を用いたデュ
アルゲート型のＣＭＩＳ回路を有する半導体装置の製造
方法を図１〜図１１によって説明する。なお、図１〜図
１１は、その半導体装置の製造工程中における要部断面
図である。

【００２３】まず、図１に示すように、ＳＯＩ基板１を
構成する支持基板１Ａ上に絶縁層１Ｂを介して形成され
た半導体層１Ｃに溝型の分離部（トレンチアイソレーシ
ョン）２を形成する。支持基板１Ａは、例えばシリコン
単結晶からなり、ＳＯＩ基板１の機械的な強度を確保す
る機能を有している。絶縁層１Ｂは、例えば酸化シリコ
ン膜（ＳｉＯ_x）からなる。半導体層１Ｃは、例えばシ
リコン単結晶からなり、その厚さは、例えば１００ｎｍ
程度である。分離部２は、半導体層１Ｃの主面（素子形
成面）から絶縁層１Ｂに達する溝内に、例えば酸化シリ
コン膜が埋め込まれて形成されている。分離部２は、溝
型に限定されるものではなく、例えばＬＯＣＯＳ（Loca
l Oxidization of Silicon）法によって形成されるフィ
ールド絶縁膜としても良い。

【００２４】続いて、ｎＭＩＳ形成領域（図１〜図１１
の左側）に、例えばホウ素をイオン注入することにより
ｐ型のウェル領域ＰＷＬを形成し、ｐＭＩＳ形成領域
（図１〜図１１の右側）に、例えばリンまたはヒ素をイ
オン注入することによりｎ型のウェル領域ＮＷＬを形成
する。また、チャネルイオン注入として、ｐ型のウェル
領域ＰＷＬにおいて半導体層１Ｃの主面近傍に、例えば
ホウ素をイオン注入し、ｎ型のウェル領域ＮＷＬにおい
て半導体層１Ｃの主面近傍に、例えばリンまたはヒ素を
イオン注入する。

【００２５】その後、ｎ型のウェル領域ＮＷＬおよびｐ
型のウェル領域ＰＷＬの表面上にゲート絶縁膜３を形成
する。ゲート絶縁膜３は、例えば熱酸化法等で形成され
た酸化シリコン膜からなり、その厚さは、例えば１〜２
ｎｍ程度である。ゲート絶縁膜３を酸窒化膜で形成して
も良い。すなわち、ゲート絶縁膜３と半導体層１Ｃとの
界面に窒素を偏析させるようにしても良い。これによ
り、ホットキャリア耐性を向上させることが可能とな
る。また、ゲート絶縁膜３を酸窒化膜とすることで、後
述のｐＭＩＳのゲート電極に含有されたホウ素等の不純
物が半導体層１Ｃ側に拡散する、いわゆるボロン漏れを
抑制または防止することができる。また、ゲート絶縁膜
３を、例えば窒化シリコン膜等のような誘電率の高い絶
縁膜や酸化シリコン膜と窒化シリコン膜との積層膜で形
成しても良い。この場合も上記ボロン漏れを抑制または
防止できる。

【００２６】次いで、ゲート絶縁膜３および分離部２上
に、例えば多結晶シリコン膜からなるゲート電極形成膜
４をＣＶＤ法により堆積する。本実施の形態では、基板
としてＳＯＩ基板１を用いたことにより、ＭＩＳの接合
容量を低減できる。このため、その接合容量低減のため
の不純物イオン注入工程およびそれにより形成される半
導体領域を無くすことができる。この接合容量を低減す
るための不純物はゲート電極にも打ち込まれるが、その
際にゲート絶縁膜を透過して基板まで達してしまうとＭ
ＩＳのしきい値電圧が変動する等、電気的特性に悪影響
が生じる。ところで、この接合容量低減のための不純物
は、ソースおよびドレイン領域の下に形成するため比較
的深い位置まで打ち込まれるため、通常はその接合容量
低減のための不純物が基板に達しないようにゲート電極
を厚くする必要性がある。しかし、ゲート電極が厚くな
れば、その加工も難しくなる。特に、デュアルゲート電
極構造では、各々のゲート電極部に打ち込まれる不純物
の違いからエッチング特性が変わるため、平面寸法や断
面形状に差が生じるので、ゲート電極が厚いと特に加工
が難しい。これに対して、本実施の形態では、その接合
容量低減のための不純物導入工程を無くせるので、ゲー
ト電極形成膜４の厚さを、後述のＭＩＳのソースおよび
ドレイン領域を形成するための不純物がゲート電極から
半導体層に漏れない程度の厚さを確保する分だけの厚さ
にできる。すなわち、ゲート電極形成膜４の厚さを、半
導体層１Ｃの厚さと同等またはそれよりも若干厚い程度
までに薄くすることができる。ここでは、ゲート電極形
成膜４の厚さを、半導体層１Ｃと同じく、例えば１００
ｎｍ程度としている。このため、デュアルゲート電極構
造であってもゲート電極の加工を容易にすることができ
る。また、接合容量低減のための不純物導入工程を無く
すことができ、そのためのフォトリソグラフィ工程等を
無くせるので、工程の簡略化が可能となる。このため、
半導体装置の製造時間を短縮できる。また、半導体装置
のコストを低減できる。

【００２７】続いて、図２に示すように、ｎＭＩＳ形成
領域のゲート電極形成膜４上をレジスト膜５ａにより覆
い、ｐＭＩＳ形成領域のゲート電極形成膜４中に、不純
物としてホウ素（Ｂ⁺）をイオン注入する。この際の不
純物のドーズ量は、例えば４×１０¹⁵ｃｍ^-2程度、注入
加速エネルギーは、例えば３ｋｅＶ程度である。

【００２８】続いて、レジスト膜５ａを除去した後、図
３に示すように、ｐＭＩＳ形成領域のゲート電極形成膜
４上をレジスト膜５ｂにより覆い、ｎＭＩＳ形成領域の
ゲート電極形成膜４中に、不純物としてリン（Ｐ⁺）を
イオン注入する。この際の不純物のドーズ量は、例えば
８×１０¹⁵ｃｍ^-2程度、注入加速エネルギーは、例えば
５ｋｅＶ程度である。

【００２９】次いで、図４に示すように、ゲート電極形
成膜４上に膜厚が３０ｎｍ程度の酸化シリコン膜からな
る絶縁膜６をＣＶＤ法により堆積した後、例えば窒素雰
囲気中において９５０℃、１分間程度の熱処理を行い、
ゲート電極形成膜４中の不純物を活性化させる。その
後、絶縁膜６上にレジスト膜５ｃを形成し、レジスト膜
５ｃをエッチングマスクとして絶縁膜６をドライエッチ
ング法によりエッチングしてパターニングする。

【００３０】続いて、図５に示すように、レジスト膜５
ｃを除去後、パターニングした絶縁膜６をマスクとし
て、ゲート電極形成膜４およびゲート絶縁膜３をドライ
エッチング法によりエッチングして、ｐ型のウェル領域
ＰＷＬおよびｎ型のウェル領域ＮＷＬ上にゲート電極４
Ａ，４Ｂを形成する。本実施の形態では、ゲート電極形
成膜４を比較的薄くすることができるので、ゲート電極
４Ａ，４Ｂの加工を容易にすることが可能となってい
る。

【００３１】次いで、図６に示すように、ｐＭＩＳ形成
領域をレジスト膜５ｄにより覆い、そのレジスト膜５ｄ
およびゲート電極４Ａをマスクとして、ｐ型のウェル領
域ＰＷＬ中に、例えばヒ素（Ａｓ⁺）を、ドーズ量とし
て２×１０¹⁵ｃｍ^-2、注入加速エネルギーとして３ｋｅ
Ｖの条件下でイオン注入して、ソース・ドレインを構成
するｎ型の低濃度の半導体領域（ｎ^-層）７ａを形成す
る。続いて、レジスト膜５ｄおよびゲート電極４Ａをマ
スクとして、ｐ型のウェル領域ＰＷＬ中に、例えばホウ
素（Ｂ⁺）を、ドーズ量として４×１０¹³ｃｍ^-2、注入
加速エネルギーとして５ｋｅＶの条件下でイオン注入し
て、ｎ^-層７ａの下層周囲に、短チャネル効果抑制（ま
たは防止）のためのパンチスルーストッパとしての機能
を有するｐ型の低濃度の半導体領域（ｐ^-層）８ａを形
成する。

【００３２】次いで、レジスト膜５ｄを除去した後、図
７に示すように、ｎＭＩＳ形成領域をレジスト膜５ｅに
より覆い、このレジスト膜５ｅおよびゲート電極４Ｂを
マスクとしてｎ型のウェル領域ＮＷＬ中に、例えば二フ
ッ化ホウ素（ＢＦ₂ ⁺）を、ドーズ量として１×１０¹⁵ｃ
ｍ^-2、注入加速エネルギーとして１ｋｅＶの条件下でイ
オン注入して、ソース・ドレインを構成するｐ型の低濃
度の半導体領域（ｐ^-層）９ａを形成する。続いて、レ
ジスト膜５ｅおよびゲート電極４Ｂをマスクとしてｎ型
のウェル領域ＮＷＬ中に、例えばリン（Ｐ⁺）を、ドー
ズ量として４×１０¹³ｃｍ^-2、注入加速エネルギーとし
て１５ｋｅＶの条件下でイオン注入して、ｐ^-層９ａの
下層周囲に、短チャネル効果抑制（または防止）のため
のパンチスルーストッパとしての機能を有するｎ型の低
濃度の半導体領域（ｎ^-層）８ｂを形成する。この後、
レジスト膜５ｅを除去し、例えば窒素雰囲気中におい
て、９５０℃、１秒間程度の条件下で熱処理を行い、ｎ
^-層７ａ，８ｂおよびｐ^-層９ａ，８ａ中の不純物をそれ
ぞれ活性化する。

【００３３】次いで、図８に示すように、ＳＯＩ基板１
の主面上に、例えば厚さ１００ｎｍ程度の絶縁膜をＣＶ
Ｄ法等によって堆積した後、その絶縁膜を異方性のドラ
イエッチングによってエッチバックすることにより、ゲ
ート電極４Ａ，４Ｂの側壁にサイドウォールスペーサ１
０をそれぞれ形成する。続いて、ｐＭＩＳ形成領域をレ
ジスト膜５ｆにより覆い、そのレジスト膜５ｆ、ゲート
電極４Ａおよびサイドウォールスペーサ１０をマスクと
して、ｐ型のウェル領域ＰＷＬ中に、例えばヒ素（Ａｓ
⁺）を、ドーズ量として４×１０¹⁵ｃｍ^-2、注入加速エ
ネルギーとして１０ｋｅＶの条件下でイオン注入して、
ソース・ドレインを構成するｎ型の高濃度の拡散領域
（ｎ⁺層）７ｂを形成する。この際、ヒ素のイオン注入
条件は、例えば次のような条件とする。

【００３４】第１に、ヒ素がゲート絶縁膜３を透過して
半導体層１Ｃに到達してしまわないようにする。ゲート
電極４Ａに導入しようとしたヒ素が半導体層１Ｃに達し
てしまうとｎＭＩＳのしきい値電圧が変動する等、ｎＭ
ＩＳの電気的特性が変動してしまうので、それを防止す
るためである。

【００３５】第２に、０（零）バイアス時にｎ⁺層７ｂ
で形成される空乏層が絶縁層１Ｂに達し、ｎ⁺層７ｂと
絶縁層１Ｂとの間が完全に空乏化されるように設定す
る。これにより、ソースおよびドレインの接合容量を大
幅に低減できる。このため、デュアルゲート電極構造の
ＣＭＩＳ回路の動作速度を向上させることが可能とな
る。

【００３６】次いで、同様にして、図９に示すように、
ｎＭＩＳ形成領域をレジスト膜５ｇにより覆い、ゲート
電極４Ｂおよびサイドウォールスペーサ１０をマスクと
して、ｎ型のウェル領域ＮＷＬ中に、例えば二フッ化ホ
ウ素（ＢＦ₂ ⁺）を、ドーズ量として２×１０¹⁵ｃｍ^-2、
注入加速エネルギーとして１０ｋｅＶの条件下でイオン
注入して、ソース・ドレインを構成するｐ型の高濃度の
拡散領域（ｐ⁺層）９ｂを形成する。この際の二フッ化
ホウ素のイオン注入条件は、上記ｎ⁺層７ｂ形成時のヒ
素のイオン注入条件と同じなので説明を省略する。

【００３７】続いて、レジスト膜５ｇを除去した後、例
えば窒素雰囲気中において、１０００℃、１秒間の条件
下で熱処理を行い、ｎ⁺層７ｂおよびｐ⁺層９ｂ中の不純
物を活性化させることにより、図１０に示すように、ｎ
ＭＩＳ形成領域にｎＭＩＳＱｎを形成し、ｐＭＩＳ形成
領域にｐＭＩＳＱｐを形成する。その後、図１１に示す
ように、サリサイド法によりシリサイド層１１を形成す
る。すなわち、ＳＯＩ基板１の主面上に、例えばコバル
ト（Ｃｏ）膜を１０ｎｍ程度の厚さに堆積した後、例え
ば６００℃、１分間の条件下で熱処理を行い、さらにウ
ェットエッチング法により、サイドウォールスペーサ１
０および分離部２上等のようなシリコン層と未反応のコ
バルト層を除去することにより、ゲート電極４Ａ，４
Ｂ、ソース・ドレイン用のｎ⁺層７ｂおよびｐ⁺層９ｂ上
にコバルトシリサイド等からなるシリサイド層１１を形
成する。

【００３８】このような本実施の形態によれば、例えば
以下の効果を得ることができる。 (1).デュアルゲート電極構造のＣＭＩＳ回路をＳＯＩ基
板１に設けたことにより、ｎＭＩＳＱｎおよびｐＭＩＳ
Ｑｐの接合容量を低減することが可能となる。 (2).上記(1)により、デュアルゲート電極構造のＣＭＩ
Ｓ回路を有する半導体装置の動作速度を向上させること
が可能となる。 (3).上記(1)により、デュアルゲート電極構造のＣＭＩ
Ｓ回路の接合容量を低減するための不純物導入工程を無
くすことが可能となる。 (4).上記(3)により、デュアルゲート電極構造のＣＭＩ
Ｓ回路を有する半導体装置の製造工程を簡略化すること
ができるので、その半導体装置の製造時間を短縮するこ
とが可能となる。 (5).上記(3)により、デュアルゲート電極構造のＣＭＩ
Ｓ回路を有する半導体装置の製造工程を簡略化すること
ができるので、その半導体装置のコストを低減すること
が可能となる。 (6).上記(3)により、ゲート電極４Ａ，４Ｂを薄くでき
るので、デュアルゲート電極構造であってもゲート電極
４Ａ，４Ｂを容易に加工することが可能となる。このた
め、微細なゲート電極４Ａ，４Ｂの平面寸法や断面形状
の変動を抑制することができるので、ｎＭＩＳＱｎおよ
びｐＭＩＳＱｐの電気的特性の変動を抑制または防止す
ることが可能となる。 (7).上記(3)により、ゲート電極４Ａ，４Ｂから半導体
層１Ｃ側に不純物が透過するのを抑制または防止でき
る。このため、ｎＭＩＳＱｎおよびｐＭＩＳＱｐのしき
い値電圧の変動を抑制または防止することが可能とな
る。 (8).上記(1)〜(7)により、デュアルゲート電極構造のＣ
ＭＩＳ回路を有する半導体装置の信頼性を向上させるこ
とが可能となる。 (9).上記(1)〜(7)により、デュアルゲート電極構造のＣ
ＭＩＳ回路を有する半導体装置の性能を向上させること
が可能となる。

【００３９】（実施の形態２）本実施の形態において
は、ゲート電極をパターニングした後に、ゲート電極に
不純物を導入する場合について説明する。また、高不純
物濃度のソースおよびドレイン用の半導体領域を形成し
た後に、低不純物濃度のソースおよびドレイン用の半導
体領域を形成する場合について説明する。

【００４０】まず、前記実施の形態１の図１で説明した
のと同様の工程を経た後、図１２に示すように、ゲート
電極形成膜４上に、例えば厚さ３０ｎｍ程度の酸化シリ
コン膜等からなる絶縁膜６をＣＶＤ法等によって堆積し
た後、その絶縁膜６上にレジスト膜５ｃをパターニング
し、さらに、そのレジスト膜５ｃをエッチングマスクと
して絶縁膜６をパターニングする。なお、この段階で
は、ゲート電極形成膜４に不純物は導入されていない。

【００４１】続いて、レジスト膜５ｃを除去した後、図
１３に示すように、パターニングした絶縁膜６をエッチ
ングマスクとして、ゲート電極形成膜４をドライエッチ
ング法によりエッチングして、ｐ型のウェル領域ＰＷＬ
およびｎ型のウェル領域ＮＷＬ上にゲート電極４Ａ，４
Ｂを形成する。ゲート電極形成膜４に異なる不純物が含
有された状態でエッチングを行うと、エッチング特性が
ゲート電極形成膜４中の不純物の影響を受けて変動する
結果、ゲート電極４Ａ，４Ｂの平面寸法や断面形状にば
らつきが生じる。本実施の形態では、ゲート電極形成膜
４のエッチング加工に際して、ゲート電極形成膜４に不
純物がドープされていないので、エッチング特性の均一
性を向上させることができる。このため、ゲート電極形
成膜４に不純物をドープしてからゲート電極４Ａ，４Ｂ
をエッチング加工する場合と比較して、ゲート電極４
Ａ，４Ｂの平面寸法および断面形状を良好に（均一に）
することができる。

【００４２】その後、図１４に示すように、ＳＯＩ基板
１の主面上に、例えば厚さ１００ｎｍ程度の絶縁膜を堆
積した後、これを異方性のドライエッチングによってエ
ッチバックすることにより、ゲート電極４Ａ，４Ｂの側
壁にサイドウォールスペーサ１２をそれぞれ形成する。
続いて、ｐＭＩＳ形成領域をレジスト膜５ｆにより覆
い、ｎＭＩＳ形成領域のゲート電極４Ａと、サイドウォ
ールスペーサ１２の外側の半導体層１Ｃ中に、例えば不
純物としてヒ素（Ａｓ⁺）を、ドーズ量として、例えば
４×１０¹⁵ｃｍ^-2、注入加速エネルギーとして、例えば
１０ｋｅＶの条件下でイオン注入して、ソース・ドレイ
ンを構成するｎ型の高濃度の半導体領域（ｎ⁺層）７ｂ
を形成する。この際のヒ素のイオン注入条件は、前記実
施の形態１の場合で説明した条件の他、次の条件があ
る。

【００４３】すなわち、ヒ素がゲート電極４Ａ中にほぼ
均一に分布するようにする。本実施の形態では、ゲート
電極４Ａが比較的薄いので、この不純物の均一化を比較
的容易にできる。また、本実施の形態ではＳＯＩ基板１
を用いているので、ソースおよびドレインの接合容量を
低減するための半導体領域をソースおよびドレイン用の
半導体領域下に設ける必要がない。このため、ゲート電
極４Ａに不純物をほぼ均一に含有させるのを比較的容易
にできる。すなわち、接合容量を低減するための半導体
領域が存在する場合は、ゲート電極４Ａに不純物を導入
する際に、その不純物導入によってその接合容量を低減
するための半導体領域が無くなってしまわないように不
純物を導入しなければならず、ゲート電極４Ａ中に不純
物を均一に導入することができない場合がある。しか
し、本実施の形態では、接合容量を低減するための半導
体領域が元々無いので、不純物をゲート電極４Ａに均一
に導入できるのである。

【００４４】その後、レジスト膜５ｆを除去した後、図
１５に示すように、ｎＭＩＳ形成領域をレジスト膜５ｇ
により覆い、ｐＭＩＳ形成領域のゲート電極４Ｂとサイ
ドウォールスペーサ１２の外側のｎ型のウェル領域ＮＷ
Ｌ中に、例えば不純物としてホウ素（Ｂ⁺）を、ドーズ
量として、例えば２×１０¹⁵ｃｍ^-2、注入加速エネルギ
ーとして、例えば３ｋｅＶの条件下でイオン注入して、
ソース・ドレインを構成するｐ型の高濃度の拡散領域
（ｐ⁺層）９ｂを形成する。ｐ⁺層９ｂの形成に伴うイオ
ン注入条件は、前記実施の形態１の場合と同じである。
その後、例えば窒素雰囲気中において、９５０℃、３０
秒間の条件下で熱処理を行い、イオン注入したｎ⁺層７
ｂおよびｐ⁺層９ｂ中の不純物を活性化する。

【００４５】次いで、レジスト膜５ｇを除去した後、サ
イドウォールスペーサ１２をウェットエッチング法によ
り除去する。続いて、図１６に示すように、ｐＭＩＳ形
成領域をレジスト膜５ｄにより覆い、ゲート電極４Ａを
マスクとしてｐ型のウェル領域ＰＷＬ中に、例えば不純
物としてヒ素（Ａｓ⁺）を、ドーズ量として、例えば２
×１０¹⁵ｃｍ^-2、注入加速エネルギーとして、例えば３
ｋｅＶの条件下でイオン注入して、ソース・ドレインを
構成するｎ型の低濃度の拡散領域（ｎ^-層）７ａを形成
する。続いて、レジスト膜５ｄをそのままとした状態
で、ゲート電極４Ａをマスクとしてｐ型のウェル領域Ｐ
ＷＬ中に、例えば不純物としてホウ素（Ｂ ⁺）を、ドー
ズ量として、例えば４×１０¹³ｃｍ^-2、注入加速エネル
ギーとして、例えば５ｋｅＶの条件下でイオン注入し
て、ｎ^-層７ａの下層周囲にｎ^-層７ａの不純物の濃度よ
りやや低濃度のｐ型の低濃度の半導体領域（ｐ^-層）８
ａを形成する。ｐ^-層８ａを形成することによって、ｎ^-
層７ａの空乏層の広がりを抑制することができるので、
ｎＭＩＳＱｎの短チャネル効果を抑制または防止するこ
とができる。

【００４６】次いで、レジスト膜５ｄを除去した後、図
１７に示すように、ｎＭＩＳ形成領域を覆うレジスト膜
５ｅを形成した後、ゲート電極４Ｂをマスクとしてｎ型
のウェル領域ＮＷＬ中に、例えば不純物として二フッ化
ホウ素（ＢＦ²⁺）を、ドーズ量として、例えば１×１０
¹⁵ｃｍ^-2、注入加速エネルギーとして、例えば１ｋｅＶ
の条件下でイオン注入して、ソース・ドレインを構成す
るｐ^-層９ａを形成する。続いて、レジスト膜５ｅをそ
のままにした状態で、ゲート電極４Ｂをマスクとしてｎ
型のウェル領域ＮＷＬ中に、例えば不純物としてリン
（Ｐ⁺）を、ドーズ量として、例えば４×１０¹³ｃ
ｍ^-2、注入加速エネルギーとして、例えば１５ｋｅＶの
条件下でイオン注入して、ｐ^-層９ａの周囲にやや低濃
度のｎ^-層８ｂを形成する。この場合も同様に、ｎ^-層８
ｂを形成することによって、ｐ^-層９ａの空乏層の広が
りを抑制することができるので、ｐＭＩＳＱｐの短チャ
ネル効果を抑制または防止できる。その後、レジスト膜
５ｅを除去した後、例えば窒素雰囲気中において、１０
００℃、１秒間程度の条件下で熱処理を行い、ｎ^-層７
ａ，８ｂ、ｐ^-層９ａ，８ａ中の不純物をそれぞれ活性
化する。

【００４７】次いで、前記実施の形態１と同様に、例え
ば厚さ１００ｎｍ程度の絶縁膜をＳＯＩ基板１の主面上
に堆積した後、その絶縁膜を異方性のドライエッチング
によってエッチバックすることにより、図１１に示した
ように、ゲート電極４Ａ，４Ｂの側壁にサイドウォール
スペーサ１０をそれぞれ形成する。続いて、前記実施の
形態１と同様にサリサイド処理を施すことにより、ゲー
ト電極４Ａ，４Ｂ、ソース・ドレイン用のｎ⁺層７ｂお
よびｐ⁺層９ｂ上にコバルトシリサイド等からなるシリ
サイド層１１を形成する。

【００４８】本実施の形態では、前記実施の形態１で得
られた効果の他に、以下の効果を得ることが可能とな
る。 (1).ゲート電極形成膜４をパターニングした後、ゲート
電極４Ａ，４Ｂに不純物を導入することにより、不純物
によるエッチング特性変動を防止することができるの
で、ゲート電極４Ａ，４Ｂの平面寸法や断面形状の精度
を向上させることができる。 (2).ｎ⁺層７ｂおよびｐ⁺層９ｂを形成した後にｎ^-層７
ａおよびｐ^-層９ａを形成することにより、ｎ⁺層７ｂや
ｐ⁺層９ｂのための熱処理時にｎ^-層７ａやｐ^-層９ａ中
の不純物が再び拡散されてしまう不具合を回避できるの
で、そのｎ^-層７ａやｐ^-層９ａ中の不純物の再拡散に起
因するｎＭＩＳＱｎおよびｐＭＩＳＱｐの実効チャネル
長の変動を防止でき、ｎＭＩＳＱｎおよびｐＭＩＳＱｐ
の電気的特性の変動を防止することができる。

【００４９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００５０】例えば前記実施の形態１，２では、ゲート
電極が多結晶シリコン膜とシリサイド膜との積層構造と
した場合について説明したが、これに限定されるもので
はなく、例えば多結晶シリコン膜の単体膜としても良
い。また、前記実施の形態１の場合は、多結晶シリコン
膜上に窒化タングステン（ＷＮ）等のようなバリア金属
膜を介してタングステン等のような金属膜を堆積してな
る、いわゆるポリメタルゲート電極構造としても良い。
この場合は、多結晶シリコン膜を堆積し、その各領域に
各種の不純物を導入した後、その上にバリア金属膜およ
び金属膜を下層から順に堆積し、さらにパターニングし
てゲート電極を形成する。

【００５１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＩ
Ｓ回路を有する半導体装置に適用した場合について説明
したが、それに限定されるものではなく、例えばＤＲＡ
Ｍ（Dynamic Random AccessMemory）、ＳＲＡＭ（Stati
c Random Access Memory）またはフラッシュメモリ（Ｅ
ＥＰＲＯＭ；Electric Erasable Programmable Read On
ly Memory）等のようなメモリ回路とＣＭＩＳ回路とを
有する半導体装置にも適用できる。

【００５２】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００５３】すなわち、絶縁層上に形成された半導体層
上に、デュアルゲート電極構造を有するＣＭＩＳ回路の
ゲート電極を形成するためのゲート電極形成膜を堆積す
る際に、前記ゲート電極形成膜の厚さが前記半導体層と
同等またはそれよりも厚くなるようにすることにより、
ソースおよびドレインの接合容量を低減するための不純
物導入を不要とすることができ、ゲート電極の厚さをソ
ースおよびドレイン形成用の不純物がゲート電極中から
ゲート絶縁膜を介して半導体層に漏れない程度までに薄
くすることができるので、デュアルゲート電極構造を有
するＣＭＩＳ回路のゲート電極の加工を容易にすること
が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の製造
工程中における要部断面図である。

【図２】図１に続く半導体装置の製造工程中における要
部断面図である。

【図３】図２に続く半導体装置の製造工程中における要
部断面図である。

【図４】図３に続く半導体装置の製造工程中における要
部断面図である。

【図５】図４に続く半導体装置の製造工程中における要
部断面図である。

【図６】図５に続く半導体装置の製造工程中における要
部断面図である。

【図７】図６に続く半導体装置の製造工程中における要
部断面図である。

【図８】図７に続く半導体装置の製造工程中における要
部断面図である。

【図９】図８に続く半導体装置の製造工程中における要
部断面図である。

【図１０】図９に続く半導体装置の製造工程中における
要部断面図である。

【図１１】図１０に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１２】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。

【図１３】図１２に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１４】図１３に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１５】図１４に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１６】図１５に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１７】図１６に続く半導体装置の製造工程中におけ
る要部断面図である。

【符号の説明】

１ＳＯＩ基板１Ａ支持基板１Ｂ絶縁層１Ｃ半導体層２分離部３ゲート絶縁膜４ゲート電極形成膜４Ａ，４Ｂゲート電極５ａ〜５ｇレジスト膜６絶縁膜７ａｎ^-層７ｂｎ⁺層８ａｐ^-層８ｂｎ^-層９ａｐ^-層９ｂｐ⁺層１０サイドウォールスペーサ１１シリサイド層１２サイドウォールスペーサＱn ｎチャネル型のＭＩＳ・ＦＥＴＱp ｐチャネル型のＭＩＳ・ＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６１７ＭＦターム(参考） 5F048 AB04 AC03 BA16 BB01 BB06 BB07 BB08 BB09 BB11 BB12 BC06 BD04 BE03 BF06 BG05 DA23 5F110 AA02 AA16 BB04 BB06 BB07 CC02 DD05 DD13 EE01 EE04 EE05 EE09 EE14 EE32 EE45 FF02 FF03 FF04 FF09 FF23 GG02 GG12 GG25 GG32 GG52 HJ01 HJ04 HJ06 HJ13 HJ23 HK05 HK40 HM15 NN62 NN66 QQ11

Claims

【特許請求の範囲】

【請求項１】絶縁層上に形成された半導体層上に、ｎ
チャネル型の電界効果トランジスタのｎ型のゲート電極
およびｐチャネル型の電界効果トランジスタのｐ型のゲ
ート電極を形成するためのゲート電極形成膜を堆積する
際に、前記ゲート電極形成膜の厚さが、前記半導体層と
同等またはそれよりも厚くなるようにする工程を有する
ことを特徴とする半導体装置の製造方法。
【請求項２】以下の工程を有することを特徴とする半
導体装置の製造方法；（ａ）絶縁膜上に半導体層を形成する工程、（ｂ）前記
半導体層中に分離領域を形成する工程、（ｃ）前記半導
体層上にゲート絶縁膜を形成する工程、（ｄ）前記ゲー
ト絶縁膜上に、前記半導体層の膜厚と同等またはそれよ
りも厚くゲート電極形成膜を堆積する工程、（ｅ）前記
ゲート電極形成膜において、ｎチャネル型の電界効果ト
ランジスタの形成領域に、ｎ型の領域を形成するための
第１の不純物を導入する工程、（ｆ）前記ゲート電極形
成膜において、ｐチャネル型の電界効果トランジスタの
形成領域に、前記第１の不純物とは反対のｐ型の領域を
形成するための第２の不純物を導入する工程、（ｇ）前
記（ｅ），（ｆ）工程後、前記ゲート電極形成膜をパタ
ーニングすることにより、ｎチャネル型の電界効果トラ
ンジスタにおけるｎ型のゲート電極を形成し、かつ、ｐ
チャネル型の電界効果トランジスタにおけるｐ型のゲー
ト電極を形成する工程、（ｈ）前記半導体層において、
前記ｎチャネル型の電界効果トランジスタの形成領域
に、ソースおよびドレイン用のｎ型の半導体領域を形成
する工程、（ｉ）前記半導体層において、前記ｐチャネ
ル型の電界効果トランジスタの形成領域に、ソースおよ
びドレイン用のｐ型の半導体領域を形成する工程。
【請求項３】以下の工程を有することを特徴とする半
導体装置の製造方法；（ａ）絶縁膜上に半導体層を形成する工程、（ｂ）前記
半導体層中に分離領域を形成する工程、（ｃ）前記半導
体層上にゲート絶縁膜を形成する工程、（ｄ）前記ゲー
ト絶縁膜上に、前記半導体層の膜厚と同等またはそれよ
りも厚くゲート電極形成膜を堆積する工程、（ｅ）前記
ゲート電極形成膜をパターニングすることにより、ｎチ
ャネル型の電界効果トランジスタおよびｐチャネル型の
電界効果トランジスタのゲート電極を形成する工程、
（ｆ）前記（ｅ）工程後、前記ｎチャネル型の電界効果
トランジスタの形成領域に第１の不純物を導入すること
により、前記ｎチャネル型の電界効果トランジスタにお
けるｎ型のゲート電極を形成し、かつ、前記ｎチャネル
型の電界効果トランジスタの形成領域における前記半導
体層にソースおよびドレイン用のｎ型の半導体領域を形
成する工程、（ｇ）前記（ｅ）工程後、前記ｐチャネル
型の電界効果トランジスタの形成領域に、第２の不純物
を導入することにより、前記ｐチャネル型の電界効果ト
ランジスタにおけるｐ型のゲート電極を形成し、かつ、
前記ｐチャネル型の電界効果トランジスタの形成領域に
おける前記半導体層にソースおよびドレイン用のｐ型の
半導体領域を形成する工程。
【請求項４】以下の工程を有することを特徴とする半
導体装置の製造方法；（ａ）絶縁膜上に半導体層を形成する工程、（ｂ）前記
半導体層中に分離領域を形成する工程、（ｃ）前記半導
体層上にゲート絶縁膜を形成する工程、（ｄ）前記ゲー
ト絶縁膜上に、前記半導体層の膜厚と同等またはそれよ
りも厚くゲート電極形成膜を堆積する工程、（ｅ）前記
ゲート電極形成膜をパターニングすることにより、ｎチ
ャネル型の電界効果トランジスタおよびｐチャネル型の
電界効果トランジスタのゲート電極を形成する工程、
（ｆ）前記（ｅ）工程後、前記ゲート電極の側面に絶縁
膜を形成する工程、（ｇ）前記（ｆ）工程後、前記ｎチ
ャネル型の電界効果トランジスタの形成領域に第１の不
純物を導入することにより、前記ｎチャネル型の電界効
果トランジスタにおけるゲート電極に第１の不純物を導
入し、かつ、前記ｎチャネル型の電界効果トランジスタ
の形成領域における前記半導体層にソースおよびドレイ
ン用の第１のｎ型半導体領域を形成する工程、（ｈ）前
記（ｆ）工程後、前記ｐチャネル型の電界効果トランジ
スタの形成領域に、第２の不純物を導入することによ
り、前記ｐチャネル型の電界効果トランジスタにおける
ゲート電極に第２の不純物を導入し、かつ、前記ｐチャ
ネル型の電界効果トランジスタの形成領域における前記
半導体層にソースおよびドレイン用の第１のｐ型半導体
領域を形成する工程、（ｉ）前記（ｇ），（ｈ）工程
後、前記ゲート電極側面の絶縁膜を除去する工程、
（ｊ）前記（ｉ）工程後、前記ｎチャネル型の電界効果
トランジスタの形成領域に第１の不純物を導入すること
により、前記ｎチャネル型の電界効果トランジスタにお
けるゲート電極に第１の不純物を導入し、かつ、前記ｎ
チャネル型の電界効果トランジスタの形成領域における
前記半導体層にソースおよびドレイン用の第２のｎ型半
導体領域を形成する工程、（ｋ）前記（ｉ）工程後、前
記ｐチャネル型の電界効果トランジスタの形成領域に第
２の不純物を導入することにより、前記ｐチャネル型の
電界効果トランジスタにおけるゲート電極に第２の不純
物を導入し、かつ、前記ｐチャネル型の電界効果トラン
ジスタの形成領域における前記半導体層にソースおよび
ドレイン用の第２のｐ型半導体領域を形成する工程。
【請求項５】絶縁層上の半導体層上に形成されたｎチ
ャネル型の電界効果トランジスタのｎ型のゲート電極お
よびｐチャネル型の電界効果トランジスタのｐ型のゲー
ト電極の厚さを、前記半導体層の厚さと同等またはそれ
よりも厚くしたことを特徴とする半導体装置。