JP2006505116A - 半導体デバイス製造のためのゲート材料 - Google Patents

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Abstract

電子デバイスを形成する際、半導体層を予めドープして、ドーパント分布アニールをゲート画定前に行う。場合によっては、ゲートは金属から形成されている。したがって、続いて形成される浅いソースおよびドレインは、ゲートアニールステップの影響を受けない。

Description

関連出願
本出願は、２００２年１０月２２日に出願された米国特許仮出願第６０／４２０２２７号の利益を主張し、その開示内容全体は、参照により本明細書に組み込まれている。
技術分野
本発明は、一般的には半導体デバイスに関し、特に歪み層を備えている半導体基板上に形成された半導体構造に関する。
金属-酸化物-半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成するには、ソース領域およびドレイン領域を画定するために、例えばシリコン（Ｓｉ）にドーパントを導入することが必要である。ドーパントは、所望の導電率を得るために、多結晶シリコン（ポリシリコン）のようなゲート材料にも導入される。そして、所要の電気特性を得るために、ソース、ドレインおよびゲート（Ｓ／Ｄ／Ｇ）領域に添加されたドーパントを熱処理により活性化する。品質の良いｎ型ＭＯＳ（ＮＭＯＳ）デバイスを得るには、ポリシリコンの空乏効果を回避するために、典型的には高温、例えば１２７３Ｋ（１０００℃）以上で５秒間ドーパントの活性化を行う。ポリシリコンが空乏化しているゲートでは、ドーパントの分布は不均一であり、ゲート誘電体との境界付近のドーパントの濃度も比較的低い。この空乏領域によって、デバイス動作中のゲートの静電容量は減少し、さらにこれによってトランジスタの駆動電流が低くなる。
歪みＳｉのような歪み層を備えている基板上で画定された領域内のドーパントの活性化には課題がある。歪みＳｉ基板は、例えば４〜４０ｎｍ（４０〜４００Å）の厚みを有する薄い歪みＳｉ層からなる。この歪みＳｉ層は、第２の材料、例えば緩和ＳｉＧｅ層上に設けられている。圧縮歪みＳｉＧｅ層は、歪みＳｉ層の上にまたは下に設けることができる。このような層構造によって、特に歪みＳｉ／ＳｉＧｅ基板が高温に晒される場合、例えば相補型ＭＯＳ（ＣＭＯＳ）デバイスで浅いソース／ドレイン接合を維持することが困難となる。このような問題は、ＳｉＧｅおよびＳｉでのドーパントの異なる拡散速度によって生じる。例えば、ヒ素（Ａｓ）はＳｉＧｅ中で、１１７３Ｋ（９００℃）でかつ／または３０秒より著しく長い時間では、Ｓｉよりはるかに急速に拡散する。このような急速な拡散は、歪みＳｉ／ＳｉＧｅ基板上に製造されたＮＭＯＳトランジスタにおけるより深いソース／ドレイン接合を生じさせ、かつ／またはドーパントがゲート下での側方への過剰拡散、つまりチャンネル領域内への過剰拡散を引き起こす。ＡｓがＮＭＯＳトランジスタのチャンネル内へ拡散することによって、トランジスタは高いＯＦＦ電流（Ｉｏｆｆ）を有するようになり、ＯＦＦにすることがより困難となる。
別の構造では、歪み層の下に設けられる第２の材料は、例えばバルク半導体基板または絶縁体材料である。この場合も、浅いソース／ドレイン接合を維持することまたはドーパントの側方への過剰拡散を防止することは、特に、歪み構造が高温に晒される場合には困難となりうる。この問題は、歪み層でのドーパントの拡散速度がバルク状の非歪み材料の拡散速度とは異なることによって生じる。例えば、ホウ素は、歪みＳｉ中ではバルクＳｉ中でより早く拡散する。
可能である解決方法は、Ｓ／Ｄ／Ｇドーパント活性化を、制限された時間および温度（例えば１１７３Ｋ（９００℃）で３０秒）で行うことである。しかし、このような制限されたパラメータによっても、許容されないポリシリコンの空乏効果が生じうる。
発明の概要
半導体層を予めドーピングし、ゲート画定前にドーパント分布のためのアニールを行う。浅いソースおよびドレインは、その後に形成されるので、ゲートのアニールステップの影響を受けない。
手段
一実施態様では、本発明は、構造を形成する方法に関し、この方法は、基板上に、約２ｎｍ（約２０Å）より薄い厚みを有する空乏領域を備えている層を形成することを含む。そして、層の一部を除去してトランジスタのゲートを画定し、このゲートがチャンネル長さを規定する。複数のドーパントをゲート付近の基板に導入してソースおよびドレインを画定し、導入された複数のドーパントが活性化する温度に基板を加熱する。この温度は、複数のドーパントの少なくとも一部が拡散して高いＯＦＦ電流が生じてしまうことを防止するには十分に低くなっている。
この方法は、以下の１つまたは複数の特徴を有している。基板は、絶縁層を含むことができる。歪み層は、この絶縁層上に設けることができる。基板は、歪み層を含むことができる。この歪み層は、引張り歪みまたは圧縮歪みを有している。また、基板は、緩和層を含むことができる。基板はゲルマニウムからなる。空乏領域の厚みは、１ｎｍ（１０Å）より薄い。
誘導されたＯＦＦ電流は、１マイクロメートル当たり１０−６アンペアより小さく、好ましくは、１マイクロメートル当たり１０−９アンペアより小さい。
複数のドーパントを導入した後には、ソースの領域に導入された複数のドーパントの一部が、チャンネル付近でソース限界を画定する。基板の加熱後には、このソース限界は、ゲート下で広がり、その広がる距離はチャンネル長さの１２．５％よりも短い。ソース限界でのドーパント成分の濃度は、少なくとも約１０１８原子／立方センチメートルである。
複数のドーパントを導入した後には、ドレインの領域に導入された複数のドーパントの一部が、チャンネル付近でドレイン限界を画定する。基板の加熱後、このドレイン限界は、ゲート下で広がり、その広がる距離はチャンネル長さの１２．５％よりも短い。ドレイン限界でのドーパント成分の濃度は、少なくとも約１０１８原子／立方センチメートルである。
層は、半導体材料からなっており、この層を形成するステップは、層内に複数のゲートドーパントを導入すること、および層内のゲートドーパントの分布を変化させる第１の温度に層を加熱することを含む。この半導体は、シリコンおよび／またはゲルマニウムを含む。
層は、金属元素、例えばモリブデン、チタン、タンタル、タングステン、イリジウム、ニッケル、コバルトおよび白金の少なくとも１つを含む。
別の態様では、本発明は、構造を形成する方法に関し、この方法は、基板上に設けられたゲート電極層内に第１の複数のドーパントを導入することを含む。そして、ゲート電極層を、ゲート電極層内の第１の複数のドーパントの分布を変化させる第１の温度に加熱する。ゲート電極層の一部を除去して、トランジスタのゲートを画定する。第２の複数のドーパントをゲート付近の基板内へ導入して、ソースおよびドレインを画定する。基板を、第２の複数のドーパントが活性化する第２の温度に加熱し、この第２の温度は第１の温度よりも低い。
この方法は、以下の１つまたは複数の特徴を有している。基板は、絶縁体層を含む。基板は、この絶縁体層上に設けられた歪み層を含む。
基板は、歪み層を含む。この歪み層は、引張り歪みまたは圧縮歪みを有している。また、基板は、緩和層を含む。基板はゲルマニウムからなっている。
第１の温度は、１２７３Ｋ（１０００℃）より大きくすることができる。第２の温度は、１２７３Ｋ（１０００℃）より小さくすることができる。
ゲート電極層は、シリコンおよび／またはゲルマニウムのような半導体層を含む。
第１の複数のドーパントおよび第２の複数のドーパントは、ｎ型ドーパントおよび／またはｐ型ドーパントである。
さらに別の態様では、本発明は、構造を形成するための方法に関し、この方法は、基板上に設けられたゲート電極層内に第１の複数のドーパントを導入することを含む。そして、半導体層を、ゲート電極層内の第１の複数のドーパントの分布を変化させる第１の時間で加熱する。ゲート電極層の一部を除去して、トランジスタのゲートを画定する。第２の複数のドーパントをゲート付近の基板内に導入して、ソースおよびドレインを画定する。基板を、第２の複数のドーパントを活性化させる第２の時間で加熱する。この第２の時間は、第１の時間よりも短い。
この方法は、以下の１つまたは複数の特徴を有している。基板は、絶縁体層を含む。基板は、この絶縁体層上に設けられた歪み層を含む。基板は、歪み層を含む。歪み層は、引張り歪みまたは圧縮歪みを有している。基板は、緩和層を含む。基板は、シリコンおよびゲルマニウムの少なくとも１つからなっている。
第１の時間は５秒よりも長い。ある実施例では、第１の時間は３０秒より長い。
ゲート電極層は、半導体層を含む。この半導体層は、シリコンおよび／またはゲルマニウムからなっている。
第１の複数のドーパントおよび第２の複数のドーパントは、ｎ型ドーパントおよび／またはｐ型ドーパントからなっている。
別の態様では、本発明は、基板上に設けられた歪み層を有する構造に関する。この構造では、第１のトランジスタは、第１のソースおよび第１のドレインを有しており、第１のソースおよび第１のドレインの少なくとも一部は、歪み層の第１の部分に設けられている。第１のゲートは、歪み層上にありかつソース領域とドレイン領域との間に設けられており、第１の材料を含んでいる。第１のゲート誘電体層が、第１のゲートと歪み層との間に設けられている。
この構造は、以下の１つまたは複数の特徴を有している。基板は、誘電体材料を含んでおり、歪み層は、この誘電体層と接触して設けられている。第１の材料は、チタン、タングステン、モリブデン、タンタル、ニッケル、コバルトおよび白金からなる群から選択することができる。歪み層は、シリコンおよび／またはゲルマニウムからなっている。ゲートは、金属-半導体合金からなっている。別の態様では、ゲートは、金属シリサイドのみを含んでいる。
チャンネルは、ゲートの下に形成される。ソースは、チャンネル付近でソース限界を有しており、ソース限界はゲート下で、チャンネル長さの１２．５％より短い距離だけ延びている。ソース限界のドーパントの濃度は、少なくとも約１０１８原子／立方センチメートルである。ドレインは、チャンネル付近でドレイン限界を有しており、ドレイン限界はゲート下で、チャンネル長さの１２．５％より短い距離だけ延びている。ドレイン限界のドーパントの濃度は、少なくともほぼ１０１８原子／立方センチメートルである。
この構造は、第２のトランジスタを有しており、この第２のトランジスタは、第２のソースおよび第２のドレインを有している。この第２のソースおよび第２のドレインの少なくとも一部は、歪み層の第２の部分に設けられている。第２のゲートは、歪み層上にあり、かつソース領域とドレイン領域との間に設けられており、第２の材料を含んでいる。第２のゲート誘電体層は、第２のゲートと歪み層との間に設けられている。第１のトランジスタは、ｎ型金属-酸化物-半導体電界効果トランジスタであり、第１のソースおよび第１のドレインは、ｎ型ドーパントを含んでいる。第２のトランジスタは、ｐ型金属-酸化物-半導体電界効果トランジスタであり、第２のソースおよび第２のドレインは、ｐ型ドーパントからなっている。
第１のゲートは、第１の仕事関数を有しており、第２のゲートは、第２の仕事関数を有している。第１の仕事関数は、第２の仕事関数と実質的に等しいかまたは第２の仕事関数と実質的に異なる。
図１に、本発明に適用可能なエピタキシャルウェハ１００を示す。この図１を参照すると、歪み層１０２および緩和層１０４を含む複数の層が基板１０６上に設けられており、これらの複数の層全体を符号１０１で表す。以下、引張り歪みを有する歪み層に関して議論するが、歪み層１０２は、引張り歪みまたは圧縮歪みを有している。歪み層１０２は、それを形成する材料の平衡格子定数とは異なる格子定数を有しており、引張り歪みまたは圧縮歪みを有している。一方、緩和層１０４は、それを形成する材料の平衡格子定数に等しい格子定数を有している。引張り歪み層１０２と緩和層１０４とは、境界面１０８を共有している。
基板１０６および緩和層１０４は、ＩＩ族、ＩＩＩ族、ＩＶ族、Ｖ族およびＶＩ族の元素の様々な組み合わせを含む様々な材料系から形成することができる。例えば、基板１０６および緩和層１０４は、ＩＩＩ-Ｖ族化合物からなっている。基板１０６は、ガリウムヒ素（ＧａＡｓ）を含んでおり、緩和層１０４は、インジウムガリウムヒ素（ＩｎＧａＡｓ）またはアルミニウムガリウムヒ素（ＡｌＧａＡｓ）からなっている。これらの化合物は単なる例にすぎず、基板１０６および緩和層１０４には別の多くの材料系が適している。
一実施態様では、緩和層１０４は、均一な組成を有するＳｉ１−ｘＧｅｘからなっており、例えば０．１≦ｘ≦０．９の範囲でＧｅを含有していて、例えば０．２〜２μｍの厚みＴ１を有している。別の態様では、Ｔ１は１．５μｍである。
歪み層１０２は、半導体、例えばＩＩ族、ＩＩＩ族、ＩＶ族、Ｖ族およびＶＩ族の元素のうち少なくとも１つを含んでいる。歪み半導体層１０２は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、インジウムリン（ＩｎＰ）および／または亜鉛セレン（ＺｎＳｅ）からなっている。別の態様では、歪み半導体層１０２は、Ｇｅ約１００％からなっていて、圧縮歪みを有している。例えば、Ｇｅ１００％からなる歪み半導体層１０２を、例えば５０〜９０％（つまりｘ＝０．５〜０．９）、好ましくは７０％（つまりｘ＝０．７）のＧｅ含有量を有する均一なＳｉ１−ｘＧｅｘを含む緩和層１０４の上に形成することができる。
一実施態様では、引張り歪み層１０２はシリコンから形成されている。引張り歪み層１０２は、例えば５〜１００ｎｍ（５０〜１０００Å）の厚みＴ２を有している。別の一態様では、厚みＴ２は２０ｎｍ（２００Å）より薄い。
緩和層１０４および歪み層１０２は、常圧ＣＶＤ（ＡＰＣＶＤ）法、低圧（または減圧）ＣＶＤ（ＬＰＣＶＤ）法、超高真空ＣＶＤ（ＵＨＶＣＶＤ）法、分子線エピタキシ（ＭＢＥ）法または原子層堆積（ＡＬＤ）法のようなエピタキシ法によって形成することができる。Ｓｉを含む歪み層１０２は、シラン、ジシランまたはトリシランのような前駆体を使用するＣＶＤ法によって形成することができる。Ｇｅを含む歪み層１０２は、ゲルマンまたはジゲルマンのような前駆体を使用するＣＶＤ法によって形成することができる。また、エピタキシャル成長システムは、シングルウェハまたはマルチプルウェハのバッチ反応装置である。成長システムには、層成長の反応速度を増大させるために低エネルギープラズマを利用することもできる。
歪み層１０２がＳｉを実質的に１００％含んでいる実施態様では、歪み層１０２は、Ｇｅ源ガスに晒されない堆積手段の専用チャンバ内で形成することができ、これにより、交差汚染が回避され、歪み層１０２と緩和層１０４との間の境界面の品質が向上する。さらに、歪み層１０２は、同位体に関して純粋なシリコン前駆体から形成することができる。同位体に関して純粋なＳｉは、従来のＳｉより良好な熱伝導度を有している。熱伝導度がより高くなることで、歪み層１０２上に続いて形成されるデバイスからの熱分散が促進され、これにより、歪み層１０２によって増大されたキャリアの移動度が維持される。
別の一態様では、緩和層１０４および／または歪み層１０２は、例えばＣＭＰにより平坦化することができ、これにより、続いて行われるウェハ接合の品質が向上する。歪み層１０２の表面粗さは小さく、例えば０．５ナノメートル（ｎｍ）二乗平均平方根（ＲＭＳ）である。
図２を参照すると、本発明で適用可能なエピタキシャルウェハ１００の別の態様は、図１に示した層に加えてさらに複数の層を有している。例えば、シリコンのような半導体から形成されている基板２００の上に、複数の層が形成されており、その全体を符号２０２で示す。層２０２は、例えばＡＰＣＶＤ、ＬＰＣＶＤまたはＵＨＶＣＶＤにより成長させることができる。
層２０２は、基板２００上に設けられた傾斜層２０４を含む。傾斜層２０４は、ＳｉおよびＧｅを含んでいて、例えば厚み１μｍあたりＧｅ１０％の傾斜率ならびに例えば２〜９μｍの厚みＴ３を有している。傾斜層２０４は、例えば８７３〜１４７３Ｋ（６００〜１２００℃）で成長させることができる（例えば、その内容全体が参照により本明細書に組み込まれている米国特許第５２２１４１３号明細書を参照）。緩和層１０４は、傾斜層２０４上に設けられている。仮想基板２０６は、緩和層１０４および傾斜層２０４を含む。
半導体材料を含んでいる圧縮歪み層２０８は、緩和層１０４上に設けられている。一実施態様では、圧縮歪み層２０８は、ＩＶ族元素、例えばＳｉ１−ｙＧｅｙからなっていて、その場合、Ｇｅ含有量（ｙ）は、緩和Ｓｉ１−ｘＧｅｘ層１０４のＧｅ含有量（ｘ）よりも高い。圧縮歪み層２０８は、例えば０．２５≦ｙ≦１の範囲のＧｅを含有していて、例えば１〜５０ｎｍ（１０〜５００オングストローム（Å））の厚みＴ４を有している。別の態様では、圧縮歪み層２０８は、５０ｎｍ（５００Å）より小さい厚みＴ４を有している。特定の態様では、Ｔ４は２０ｎｍ（２００Å）より小さい。
引張り歪み層１０２は、圧縮歪み層２０８上に設けられており、圧縮歪み層２０８とは境界面２１０を共有している。別の一態様では、圧縮歪み層２０８は、引張り歪み層１０２の上でなく、下に設けることができる。
複数の層２０２を備えている基板２００は、典型的には、１０４〜１０５／ｃｍ２の貫通転位密度を有している。
図３を参照すると、本発明で適用可能なさらに別のエピタキシャルウェハが、歪みセミコンダクタ・オン・セミコンダクタ基板、つまりＳＳＯＳ基板３００であり、結晶半導体支持基板３１０と接触して設けられている歪み層１０２を有している。支持ウェハ３１０は、シリコンのようなバルク半導体材料からなっている。歪み層１０２の歪みは、下層の支持ウェハ３１０によって導入されているのではなく、歪み層１０２と支持ウェハ３１０との間のどんな格子不整合からも独立している。一実施態様では、歪み層１０２および支持ウェハ３１０は、同じ半導体材料、例えばシリコンを含む。支持ウェハ３１０は、歪みがない場合の歪み層１０２の格子定数に等しい格子定数を有している。歪み層１０２は、約１０−３より大きい歪みを有している。歪み層１０２は、エピタキシ法によって形成され、約２ｎｍ〜約１００ｎｍ（約２０Å〜約１０００Å）の範囲の厚みＴ２を有しており、約±１０％よりも良好な厚み均一性を有している。一実施態様では、歪み層１０２は、約±５％よりも良好な厚み均一性を有している。歪み層１０２は、２ｎｍ（２０Å）よりも小さな表面粗さを有している。
ＳＳＯＳ基板３００は、米国特許第１０／４５６７０８号明細書、米国特許第１０／４５６１０３号明細書、米国特許第１０／２６４９３５号明細書および米国特許第１０／６２９４９８号明細書の記載のように形成することができ、これら４つの出願の開示内容全体はそれぞれ、参照により本明細書に組み込まれている。ＳＳＯＳ基板の形成プロセスは、図１を参照して前述したように、基板１０６上での歪み層１０２の形成を含むことができる。劈開面を、例えば緩和層１０４で規定することができる。歪み層１０２を支持ウェハ３１０に接合し、前記劈開面で分割を行うことができる。歪み層１０２に残った緩和層１０４の部分は、例えば酸化および／または湿式エッチングによって除去することができる。
本発明に適用可能なさらに別のエピタキシャルウェハは、歪みセミコンダクタ・オン・インシュレータ（ＳＳＯＩ）基板４００である。図４を参照すると、ＳＳＯＩ基板４００は、絶縁体、例えば半導体基板４２０上に形成された誘電体層の上に設けられている歪み層１０２を有している。ＳＳＯＩ基板４００は、前述のＳＳＯＳ基板３００を形成する方法と同様の方法で形成することができる。誘電体層４１０は、例えばＳｉＯ２を含む。一実施態様では、誘電体層４１０は、純粋なＳｉＯ２の融点Ｔｍよりも高い、つまり１９７３Ｋ（１７００℃）よりも高い融点Ｔｍを有する材料からなっている。このような材料の例は、窒化ケイ素（Ｓｉ３Ｎ４）、酸化アルミニウム、酸化マグネシウムなどである。別の態様では、誘電体層４１０は、ＳｉＯ２よりも高い誘電定数を有する高誘電率材料、例えば酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）またはハフニウムシリケート（ＨｆＳｉＯＮまたはＨｆＳｉＯ４）からなっている。半導体基板４２０は、例えばＳｉ、Ｇｅ、ＳｉＧｅのような半導体材料からなっている。歪み層１０２は、例えば５〜１００ｎｍ（５０〜１０００Å）の範囲から選択される厚みＴ４を有しており、約±５％より良好な厚み均一性および約２ｎｍ（約２０Å）より小さい表面粗さを有している。誘電体層４１０は、例えば５０〜３００ｎｍ（５００〜３０００Å）の範囲から選択される厚みＴ５を有している。一実施態様では、歪み層１０２は、Ｓｉ約１００％またはＧｅ約１００％からなっており、１つまたは複数の以下の材料特性、例えば０〜１０５ｃｍ／ｃｍ２のミスフィット転位密度、約１０１〜１０７転位／ｃｍ２の貫通転位密度、約０．０１〜１ｎｍＲＭＳの表面粗さ、所望の平均厚みの約±１０％より良好な、ＳＳＯＩ基板４００を横切る厚み均一性、ならびに約２０ｎｍ（約２００Å）より小さい厚みＴ４を有している。一実施態様では、ＳＳＯＩ基板４００は、所望の平均厚みの約±５％より良好な厚み均一性を有している。
別の態様では、誘電体層４１０は、ＳｉＯ２よりも高い融点Ｔｍを有している。後続のプロセス中、例えばＭＯＳＦＥＴ形成中に、ＳＳＯＩ基板４００を高い温度、つまり１３７３Ｋ（１１００℃）までの温度に晒すことができる。高温にすると、歪み層１０２と誘電体層４１０との間の境界面４３０での歪み層１０２の緩和が生じうる。しかし、１９７３Ｋ（１７００℃）よりも高い融点Ｔｍを有する誘電体層４１０を使用することによって、ＳＳＯＩ基板が高温に晒された場合に起こる歪み層１０２と誘電体層４１０との間の境界面４３０での緩和を回避して歪み層１０２の維持を助成することができる。
別の態様では、歪み層１０２のミスフィット転位密度は、その初期転位密度よりも低い。初期転位密度は、例えば、歪み層１０２の最上面４４０のエッチングを行うことによって低下させることができる。このエッチングは、湿式エッチング、例えばＲＣＡのＳＣ１、つまり過酸化水素、水酸化アンモニウムおよび水（Ｈ２Ｏ２＋ＮＨ４ＯＨ＋Ｈ２Ｏ）を使用して行うような標準的なマイクロエレクトロニクス技術による洗浄ステップであり、このエッチングにより、例えば３５３Ｋ（８０℃）でケイ素を除去することができる。
別の態様では、層２０２を備えている基板２１０を、様々なＣＭＯＳの前工程、例えばウェルの画定および絶縁層の形成によって処理する（図示せず）。
図５を参照すると、ゲート誘電体層５００は、歪み層１０２の最上面５１０上に形成されている。ゲート誘電体層５００は、例えば、熱成長させた二酸化ケイ素（ＳｉＯ２）のようなゲート酸化物である。別の態様では、ゲート誘電体層５００は、ＳｉＯ２の誘電定数よりも高い誘電定数を有する高誘電率材料、例えば酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）またはハフニウムシリケート（ＨｆＳｉＯＮまたはＨｆＳｉＯ４）からなっている。別の態様では、ゲート誘電体層５００は、積層構造、例えば、高誘電率材料を被せた薄いＳｉＯ２層である。ゲート電極層５２０は、ゲート誘電体層５００上に形成されている。ゲート電極層５２０は、例えばポリシリコン、アモルファスシリコン、ＧｅまたはＳｉＧｅゲート材料からなっている。
図６を参照すると、注入マスク６００が、ゲート電極層５２０上に形成されている。注入マスク６００は、フォトレジストのようなマスキング材料からなっている。この注入マスク６００は、開口６１０を画定しており、この開口６１０は、ゲート電極層５２０の一部６２０（図示のために点線で表す）を露出させている。ゲート電極層部分６２０は、基板２００および層２０２の領域６３０の、ＮＭＯＳデバイスが形成される部分に設けられている。注入マスク６００は、基板２００および層２０２の、ＮＭＯＳデバイスが形成されない領域上に設けられたゲート電極層５２０の最上面６４０の部分を保護している。図示の実施例では、注入マスクは、ＮＭＯＳゲートが画定される領域６２０のみを露出させている（以下を参照）。別の態様では、注入マスク６００は、基板２００および層２０２の、ｎ型ソースおよびドレインが形成される領域を含む、ＮＭＯＳデバイスが形成される領域上に設けられたゲート電極層の全領域を露出させる（以下を参照）。
注入マスク６００の形成後、複数のｎ型ドーパント６５０を開口６１０を通して、ゲート電極層部分６２０に導入する。ｎ型ドーパント６５０は、例えばイオン注入によって導入されたＡｓまたはリン（Ｐ）イオンである。ｎ型ドーパントの注入後、注入マスク６００を、酸素プラズマ中での乾式剥離のような剥離プロセスによって除去する。ゲート電極層５２０の部分６２０を通って垂直方向に均一にｎ型ドーパントを分散させるために、拡散アニールを行う。この拡散アニールは、比較的高温、例えば１２７３Ｋ（１０００℃）、特に１２９８Ｋ（１０２５℃）より高い温度で、かつ例えば５秒間またはそれ以上の、ドーパント６５０が均一に分散するのに十分な時間で行う。この分散アニールによって、ゲート電極層５２０の部分６２０で、例えば２ｎｍ（２０Å）より薄い、好ましくは１ｎｍ（１０Å）より薄い厚みＴ６を有する空乏領域６６０が形成される。
図６および図７によれば、ゲート電極層５２０から形成されているゲート７００を、以下のように画定する。ゲートフォトレジストマスク（図示せず）に、少なくともゲート電極層５２０の部分６２０を保護するように堆積させかつパターン形成する。ゲートフォトレジストマスクが設けられていないために露出しているゲート電極層５２０の領域ならびに部分６２０の領域を、反応性イオンエッチング(ＲＩＥ)のような除去プロセスによって除去する。続いて、ゲート電極層５２０の部分の、ＲＩＥによって露出した誘電体層５００の部分も、除去ステップ、例えば、Ｓｉのような歪み層１０２からなる材料に対しては化学的に選択的なエッチングによるＲＩＥによって除去する。誘電体層５００の部分を除去することによって、歪み層１０２の最上面５１０が露出し、ゲート７００の下に設けられたゲート誘電体層７１０が画定される。ゲートフォトレジストマスクは、例えば酸素プラズマ中の乾式剥離のような剥離プロセスによって除去される。ゲート７００ではｎ型ドーパントが均一に分布しており、このゲート７００が、初期チャンネル長さＬ１を画定する。
図８Ａを参照すると、Ａｓのようなｎ型ドーパントの浅い注入を行い、歪み層１０２中でソース拡張部８００およびドレイン拡張部８１０が画定されている。第１のサイドウォールスペーサ８２０および第２のサイドウォールスペーサ８３０が、隣接するゲート７００を画定している。第１のサイドウォールスペーサ８２０および第２のサイドウォールスペーサ８３０は、二酸化シリコンまたは窒化シリコンのような誘電体から形成されている。ソース８４０およびドレイン８５０は、歪み層１０２、圧縮歪み層２０８、緩和層１０４、隣接する第１および第２のサイドウォールスペーサ８２０、８３０によって画定されている。別の態様では、ソース８４０およびドレイン８５０は、歪み層１０２内で画定されている。ソース８４０およびドレイン８５０は、基板２００上に堆積された層２０２への、例えばＡｓのようなｎ型ドーパントのような複数のドーパントの注入といったような複数のドーパントの導入によって画定することができる。サイドウォールスペーサ８２０、８３０の存在によって、前記ドーパントがゲート誘電体７１０の下の圧縮歪み層２０８および歪み層１０２の領域に到達することが、実質的に防止される。
ドーパントを導入してソース８４０、ドレイン８５０、ソース拡張部８００およびドレイン拡張部８１０を画定した後、これらのドーパントを活性させるために活性化アニールを行う。比較的低い温度、例えば１２７３Ｋ（１０００℃）より低い温度で、活性化アニールを行う。例えば、活性化アニールは、１１７３Ｋ（９００℃）で３０秒間行うことができる。別の態様では、活性化アニールを、ごく短時間で高温で、例えば１３７３Ｋ（１１００℃）で１秒間行うこともできる。別の態様では、きわめて短時間（例えば１秒より短い時間）の活性化アニールを、フラッシュランプアニールまたはレーザアニールのような技術によって１１７３〜１６２３Ｋ（９００〜１３５０℃）の範囲の温度で行うことができる。この温度および時間は、ソース８４０およびドレイン８５０内のドーパントを活性化させるのに十分であるが、ゲート７００下のチャンネル８６０内へのｎ型ドーパントの過剰な拡散が引き起こされることはない。この方法によって、良好なドーパントの活性化が達成され、高温の拡散アニールによるポリシリコンの空乏化が回避される。同時に、歪み層１０２および／または圧縮歪み層２０８付近のドーパントは、長時間高温に晒される（サーマルバジェットが高い）ことはないので、ソース８４０、ドレイン８５０、ソース拡張部８００およびドレイン拡張部８１０との境界面を超えて、これらの層内に多量に進入することはない。ドーパントは、高いＯＦＦ電流を誘導するほどにはチャンネル８６０内に拡散することはない。ＯＦＦ電流は、１マイクロメートルあたり１０−６より小さい。別の態様では、ＯＦＦ電流は、１マイクロメートル当たり１０−９アンペアより小さい。
図８Ｂおよび図８Ａに、層２０２中のドーパントの濃度を、グラフ８６５で示す。このグラフでは、ｘ軸は歪み層１０２における位置を、ｙ軸はドーパント濃度の対数を表す。ソース８４０およびソース拡張部８００中のドーパントの濃度［ｎ］８７０、ならびにドレイン８５０およびドレイン拡張部８１０中のドーパントの濃度［ｎ］８７５は、歪み層１０２の表面下に位置する高さ８８０で、約１０２１原子／立方センチメートルの最大レベルを有している。ソース８４０の外方領域に存在するドーパントは、ソース限界８９０を画定しており、ドレイン８５０の外方領域に存在するドーパントはドレイン限界８９５を画定している。ソース限界８９０およびドレイン限界８９５でのドーパント濃度は、約１０１８原子／立方センチメートルである。基板２００を加熱した後、チャンネル８６０に隣接するソース限界８９０およびドレイン限界８９５の部分は広がるが、その広がる距離はゲート長さＬ１の１２．５％より短く、チャンネル長さＬ１は２５％以上は短縮されない。ソース領域およびドレイン領域のドーパント濃度の傾斜も、ディケードあたり（つまり濃度の大きさの単位あたり）２ｎｍより大きい。別の態様では、この傾斜は４ｎｍ／ディケードより良好である。
別の態様では、ＰＭＯＳデバイスが、予めドープされたゲートから形成されている。この場合、ＰＭＯＳゲートを画定する半導体材料を、ＰＭＯＳゲートが画定される前に、ｐ型ドーパント（ホウ素またはインジウム）でドープする。
別の態様では、ソース拡張部およびドレイン拡張部は、その下に設けられた、Ｓｉ以外の元素、例えばＧｅからなる層内に拡張している。
別の態様では、ゲート電極層５２０にｎ型ドーパントを注入する前に、マスク、例えば注入マスク６００を形成しない。しかし、さらに別の態様では、ＰＭＯＳゲートのために（またはその反対に）使用されるゲート電極層５２０材料内へのｎ型ドーパントの注入は、しきい値電圧に不都合な影響を与えうる。
別の態様では、ゲート７００は、金属のようなドーピングを行う必要のない導電性材料から形成されている。ゲート７００は、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）またはタンタル（Ｔａ）のような金属、ならびにドーピングなしで適切な仕事関数、つまり、約４〜５．５電子ボルト（ｅＶ）の仕事関数を提供する窒化チタン（ＴｉＮ）、窒化チタンシリコン（ＴｉＳｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、タンタルシリサイド（ＴａＳｉ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ２）等の別の材料から形成することも可能である。金属は、２ｎｍ（２０Å）またはそれより薄い、好ましくは１ｎｍ（１０Å）より小さい空乏領域を有している。
図９を参照すると、第１のトランジスタ９１０および第２のトランジスタ９２０が歪み層１０２上に形成されている。第１のソース８４０の少なくとも一部９２２および第１のドレイン８５０の少なくとも一部９２４は、歪み層１０２の第１の部分９３０に設けられている。第１のソース８４０および第１のドレイン９２４は、圧縮歪み層２０８および緩和層１０４内に延びている。第１のゲート７００は、第１のソース８４０と第１のドレイン８５０との間の歪み層１０２上に設けられている。第１のゲート７００は、金属、例えばチタン、タングステン、モリブデン、タンタル、ニッケル、コバルトまたは白金からなっている。別の態様では、ゲート７００は、金属-半導体合金、例えば金属シリサイド、金属ゲルマノサイドまたは金属ゲルマノシリサイドからなっている。さらに別の態様では、ゲート７００は、金属-半導体合金のみからなっている。チャンネル８６０は、ゲート７００の下に形成されている。ソース８４０はソース限界８９０を有しており、ドレイン８５０はドレイン限界８９５を有している。ソース限界８９０およびドレイン限界８９５のいずれかまたは両方は、ゲート７００の下で延びており、その延びの長さはチャンネル長さＬｉの１２．５％より短い（図８Ａ参照）。ソース限界８９０および／またはドレイン限界８９５でのドーパントの濃度は、少なくとも１０１８原子／立方センチメートルである。
第２のトランジスタ９２０は、歪み層１０２の第２の部分９６０に設けられた第２のソース９４０および第２のドレイン９５０を有している。第２のゲート９６５は、第２のソース９４０と第２のドレイン９５０との間の歪み層１０２上に設けられている。第２のゲート９６５は、第２の金属、例えばチタン、タングステン、モリブデン、タンタル、ニッケル、コバルトまたは白金からなっている。別の態様では、ゲート９６５は金属-半導体合金からなっている。さらに別の態様では、ゲート９６５は、金属-半導体合金のみからなっている。第２のゲート誘電体層９７０は、第２のゲート９６５と歪み層１０２との間に設けられている。第１のトランジスタ９１０は、ｎ型金属-酸化物-半導体電界効果トランジスタ（ｎ−ＭＯＳＦＥＴ）であり、第１のソース８４０および第１のドレイン８５０は、ｎ型ドーパントを含んでいる。第２のトランジスタ９２０は、ｐ型金属-酸化物-半導体電界効果トランジスタ（ｐ−ＭＯＳＦＥＴ）であり、第２のソース９４０および第２のドレイン９５０は、ｐ型ドーパントを含んでいる。よって、ＣＭＯＳデバイス９００は、ｎ−ＭＯＳＦＥＴ９１０およびｐ−ＭＯＳＦＥＴ９２０からなっている。
別の態様では、ゲート７００および９６５は、半導体層または金属-半導体合金、例えばシリサイドから形成することができる。
ＣＭＯＳデバイスでは、中間バンドギャップ仕事関数（約４．４〜４．６ｅＶ）を有する単一のゲートを、ＮＭＯＳおよびＰＭＯＳの両デバイス、例えば、ＳＳＯＩ基板に形成された完全空乏型セミコンダクタ・オン・インシュレータデバイスのために使用することができる。別の態様では、それぞれのバンド末端により近い仕事関数、例えば伝導帯末端（〜４ｅＶ）より約０．２〜０．４ｅＶ小さい、または価電子帯末端（〜５ｅＶ）より約０〜０．２ｅＶ大きい仕事関数を有している２つの異なる材料を、歪みシリコンのような歪み半導体でそれぞれ形成されたＮＭＯＳおよびＰＭＯＳデバイスに対して使用することができる。ドープなしで適切な仕事関数が得られるゲート材料を使用することによって、ドーパントが不要となるので、ゲート空乏効果が回避される。さらに、ソース拡張部８００およびドレイン拡張部８１０からのドーパントの分散によって起こる逆短チャンネル効果も、サーマルジェットの高い活性化ステップをなくすことによって回避される。
別の態様では、ゲート電極層５２０は、多結晶Ｓｉ、ＧｅまたはＳｉＧｅのようなゲート半導体材料から形成することができ、このゲート半導体材料は、続いて堆積させる金属、例えばニッケル、コバルト、チタンまたは白金と、ゲート７００の画定前または後で反応させる。このゲート半導体材料は、単一の層としてＣＶＤによって堆積させることができ、約５０〜２００ｎｍ（約５００〜２０００Å）、例えば１００ｎｍ（１０００Å）の厚みを有している。続いて堆積させる金属は、例えばスパッタリングによって堆積させることができ、例えば２〜１５ｎｍの厚みを有している。ゲート半導体材料および金属は、例えば、６７３〜１１２３Ｋ（４００〜８５０℃）での１０〜１２０秒間の急速熱プロセスを含むシリサイド化プロセスのような反応プロセスで反応させることができる。この反応プロセスも、未反応の金属を構造から除去する湿式化学剥離後に行う第２の急速熱プロセスステップを含んでいる。この態様では、反応条件ならびにゲート半導体材料および金属の厚みを、ゲート半導体材料および金属が実質的に完全に互いに反応して金属シリサイドのような金属-半導体合金を形成するように選択する。このようにして、ゲート７００は、実質的にシリサイド材料、例えばニッケルシリサイド、コバルトシリサイド、チタンシリサイドまたは白金シリサイド、もしくはゲルマノサイド材料、例えばニッケルゲルマノサイド、コバルトゲルマノサイド、チタンゲルマノサイドまたは白金ゲルマノサイドからなっている。ゲート電極層５２０は、反応プロセス、例えばシリサイド化反応の前に、複数のｎ型またはｐ型ドーパントの導入によってドープすることができる。このようなドーピングにより、後反応プロセスのゲート仕事関数を変化させることが可能となり、所望のスレッショールド電圧を有するデバイスの製造を簡単にする。この反応プロセスは、ゲート７００の画定前または後に行うことができる。半導体ゲート電極層５２０（つまりゲート７００）が完全に反応することによって、ゲート７００が金属ゲートとなり、ポリシリコンの空乏効果が回避される。
図１０を図４〜９と共に参照すると、トランジスタ９１０は、ＳＳＯＩ基板４１０上に形成されており、この場合、歪み層１０２が、誘電体層４１０と接触して設けられている。この態様では、ソース８４０およびドレイン８５０全体は、歪み層１０２内に配置されている。
図５〜１０を参照して説明した方法および構造は、別のエピタキシャルウェハ、例えば図１および図３に示したウェハ上で形成することもできる。
本発明は、その思想および本質的な特徴から逸脱することのない別の特定の形態で説明することができる。したがって、これらの実施例は、全て例示的なものと考えられるべきであり、本発明を限定するものではない。したがって、本発明の範囲とは、前述の説明よりはむしろ特許請求の範囲に記載の内容を指し、この特許請求の範囲の意味するものおよびこの特許請求と同等のものの枠内にある全ての変更が含まれている。
半導体構造の製造のために適用可能な基板を示す図である。 半導体構造の製造のために適用可能な別の基板を示す図である。 半導体構造の製造のために適用可能なさらに別の基板を示す図である。 半導体構造の製造のために適用可能なさらに別の基板を示す図である。 基板上に半導体構造を製造するための経過の１つを図示した、半導体基板の概略的な横断面図である。 基板上に半導体構造を製造するための経過の１つを図示した、半導体基板の概略的な横断面図である。 基板上に半導体構造を製造するための経過の１つを図示した、半導体基板の概略的な横断面図である。 基板上に半導体構造を製造するための経過の１つを図示した、半導体基板の概略的な横断面図である。 図８Ａに示した半導体構造におけるドーパントの分布を表したグラフである。 基板上に製造された半導体構造の概略的な横断面図である。 別の基板上に製造された半導体構造の概略的な横断面図である。

Claims (63)

  1. 構造を形成する方法であって、
    基板上に、厚みが約２ｎｍ（約２０オングストローム）より小さな空乏領域を備えている層を形成すること、
    前記層の一部を除去してトランジスタのゲートを画定して、該ゲートがチャンネル長さを画定すること、
    前記ゲートに隣接している前記基板に複数のドーパントを導入してソースおよびドレインを画定すること、および
    前記基板を、複数のドーパントが活性化する温度に加熱することを含み、
    前記温度が十分に低く、これにより、前記複数のドーパントの少なくとも一部が拡散して高いＯＦＦ電流が誘導されることが防止される、方法。
  2. 前記基板が絶縁体層を含む、請求項１に記載の方法。
  3. 前記基板が、前記絶縁体層上に設けられた歪み層を含む、請求項２に記載の方法。
  4. 前記基板が歪み層を含む、請求項１に記載の方法。
  5. 前記歪み層が引張り歪みを有している、請求項４に記載の方法。
  6. 前記歪み層が圧縮歪みを有している、請求項４に記載の方法。
  7. 前記基板が緩和層を含む、請求項１に記載の方法。
  8. 前記基板がゲルマニウムからなっている、請求項１に記載の方法。
  9. 誘導されたＯＦＦ電流が、１マイクロメートルあたり１０−６アンペアより小さい、請求項１に記載の方法。
  10. 前記誘導されたＯＦＦ電流が、１マイクロメートルあたり１０−９アンペアより小さい、請求項９に記載の方法。
  11. 複数のドーパントを導入した後、前記ソースの領域に導入された複数のドーパントの一部が、チャンネル付近でソース限界を画定し、基板の加熱後、該ソース限界がゲート下で広がり、その広がる距離はチャンネル長さの１２．５％よりも短い、請求項１に記載の方法。
  12. 前記ソース限界におけるドーパント成分の濃度が、少なくとも約１０１８原子／立方センチメートルである、請求項１１に記載の方法。
  13. 複数のドーパントが導入された後、前記ドレインの領域に導入された複数のドーパントの一部が、チャンネル付近でドレイン限界を画定し、基板の加熱後、該ドレイン限界がゲート下で広がり、その広がる距離はチャンネル長さの１２．５％よりも小さい、請求項１に記載の方法。
  14. 前記ドレイン限界におけるドーパント成分の濃度が、少なくとも約１０１８原子／立方センチメートルである、請求項１３に記載の方法。
  15. 前記層が半導体からなっており、該層を形成するステップが、当該層内に複数のゲートドーパントを導入することと、当該層内のゲートドーパントの分布を変化させるために該層を第１の温度に加熱することとを含む、請求項１に記載の方法。
  16. 前記半導体がシリコンからなっている、請求項１５に記載の方法。
  17. 前記半導体がゲルマニウムからなっている、請求項１に記載の方法。
  18. 前記層が金属元素からなっている、請求項１に記載の方法。
  19. 前記金属元素が、モリブデン、チタン、タンタル、タングステン、イリジウム、ニッケル、コバルトおよび白金のうちの少なくとも１つを含む、請求項１８に記載の方法。
  20. 構造を形成する方法であって、
    基板上に設けられたゲート電極層に、第１の複数のドーパントを導入すること、
    前記ゲート電極層内の第１の複数のドーパントの分布を変化させるために、当該ゲート電極層を第１の温度に加熱すること、
    前記ゲート電極層の一部を除去して、トランジスタのゲートを画定すること、
    第２の複数のドーパントを前記ゲートに隣接する基板に導入して、ソースおよびドレインを画定すること、および
    前記第２の複数のドーパントを活性化させるために、基板を第２の温度に加熱することを含み、
    前記第２の温度が前記第１の温度よりも低い方法。
  21. 前記基板が絶縁体層を含む、請求項２０に記載の方法。
  22. 前記基板が、前記絶縁体層上に設けられた歪み層を含む、請求項２１に記載の方法。
  23. 前記基板が歪み層を含む、請求項２０に記載の方法。
  24. 前記歪み層が引張り歪みを有している、請求項２３に記載の方法。
  25. 前記歪み層が圧縮歪みを有している、請求項２３に記載の方法。
  26. 前記基板が緩和層を含む、請求項２０に記載の方法。
  27. 前記基板がゲルマニウムからなっている、請求項２０に記載の方法。
  28. 前記第１の温度が１２７３Ｋ（１０００℃）よりも高い、請求項２０に記載の方法。
  29. 前記第２の温度が１２７３Ｋ（１０００℃）よりも低い、請求項２０に記載の方法。
  30. 前記ゲート電極層が半導体層を含む、請求項２０に記載の方法。
  31. 前記半導体層がシリコンからなっている、請求項３０に記載の方法。
  32. 前記半導体層がゲルマニウムからなっている、請求項３０に記載の方法。
  33. 前記第１の複数のドーパントおよび第２の複数のドーパントが、ｎ型ドーパントからなっている、請求項２０に記載の方法。
  34. 前記第１の複数のドーパントおよび第２の複数のドーパントが、ｐ型ドーパントからなっている、請求項２０に記載の方法。
  35. 構造を形成する方法であって、
    基板上に設けられたゲート電極層に、第１の複数のドーパントを導入すること、
    前記ゲート電極層内の前記第１の複数のドーパントの分布を変化させるために、半導体層を第１の時間加熱すること、
    前記ゲート電極層の一部を除去して、トランジスタのゲートを画定すること、
    第２の複数のドーパントを前記ゲートに隣接する基板に導入して、ソースおよびドレインを画定すること、
    前記第２の複数のドーパントを活性化させるために、前記基板を第２の時間加熱することを含み、
    前記第２の時間が前記第１の時間よりも短い方法。
  36. 前記基板が絶縁体層を含む、請求項３５に記載の方法。
  37. 前記基板が、前記絶縁体層上に設けられた歪み層を含む、請求項３６に記載の方法。
  38. 前記基板が歪み層を含む、請求項３５に記載の方法。
  39. 前記歪み層が引張り歪みを有している、請求項３８に記載の方法。
  40. 前記歪み層が圧縮歪みを有している、請求項３８に記載の方法。
  41. 前記基板が緩和層を含む、請求項３５に記載の方法。
  42. 前記基板が、シリコンおよびゲルマニウムの少なくとも１つを含む、請求項３５に記載の方法。
  43. 前記第１の時間が５秒よりも長い、請求項３５に記載の方法。
  44. 前記第１の時間が３０秒より長い、請求項３５に記載の方法。
  45. 前記ゲート電極層が半導体層を含む、請求項３５に記載の方法。
  46. 前記半導体層がシリコンからなっている、請求項４５に記載の方法。
  47. 前記半導体層がゲルマニウムからなっている、請求項４５に記載の方法。
  48. 前記第１の複数のドーパントがｎ型ドーパントからなっている、請求項３５に記載の方法。
  49. 前記第２の複数のドーパントがｐ型ドーパントからなっている、請求項３５に記載の方法。
  50. 基板上に設けられた歪み層と、第１のトランジスタとを有する構造であって、
    該第１のトランジスタが、
    第１のソースおよび第１のドレインであって、該第１のソースの少なくとも一部および該第１のドレインの少なくとも一部が、前記歪み層の第１の部分に設けられている、第１のソースおよび第１のドレインと、
    前記歪み層上にかつ前記ソースと前記ドレインとの間に設けられていて、第１の金属を含んでいる第１のゲートと、
    前記第１のゲートと前記歪み層との間に設けられている第１のゲート誘電体層とを有している、構造。
  51. 前記基板が誘電体材料を含み、前記歪み層が、該誘電体材料と接触して設けられている、請求項５０に記載の構造。
  52. 前記第１の金属が、チタン、タングステン、モリブデン、タンタル、ニッケル、コバルトおよび白金からなる群から選択される、請求項５０に記載の構造。
  53. 前記歪み層がシリコンからなっている、請求項５０に記載の構造。
  54. 前記ゲートが金属-半導体合金からなっている、請求項５０に記載の構造。
  55. 前記ゲートが本質的に金属-半導体合金からなっている、請求項５４に記載の構造。
  56. 前記ゲート下に形成されたチャンネルをさらに有している、請求項５０に記載の構造。
  57. 前記ソースが、チャンネル付近にソース限界を有しており、該ソース限界が、ゲート下で広がり、その広がる距離がチャンネル長さの１２．５％より短い、請求項５６に記載の構造。
  58. 前記ソース限界のドーパントの濃度が、少なくとも約１０１８原子／立方センチメートルである、請求項５７に記載の構造。
  59. 前記ドレインが、チャンネル付近でドレイン限界を有しており、該ドレイン限界が、ゲート下でチャンネル長さの１２．５％よりも短い距離を延びている、請求項５６に記載の構造。
  60. 前記ドレイン限界のドーパントの濃度が、少なくとも約約１０１８原子／立方センチメートルである、請求項５９に記載の構造。
  61. 第２のトランジスタをさらに含む構造であって、
    該第２のトランジスタが、
    第２のソースおよび第２のドレインであって、該第２のソースの少なくとも一部および該第２のドレインの少なくとも一部が、歪み層の第２の部分に設けられている、第２のソースおよび第２のドレインと、
    前記歪み層上にかつ前記第２のソースと前記第２のドレインとの間に設けられていて、第２の金属を含んでいる第２のゲートと、
    前記第２のゲートと前記歪み層との間に設けられている前記第２のゲート誘電体層とを有しており、
    前記第１のトランジスタが、ｎ型金属-酸化物-半導体電界効果トランジスタであり、前記第１のソースおよび前記第１のドレインがｎ型ドーパントを有しており、前記第２のトランジスタが、ｐ型金属-酸化物-半導体電界効果トランジスタであり、前記第２のソースおよび前記第２のドレインがｐ型ドーパントを有している、請求項５０に記載の構造。
  62. 前記第１のゲートが第１の仕事関数を有しており、前記第２のゲートが第２の仕事関数を有しており、当該第１の仕事関数が、実質的に該第２の仕事関数に等しい、請求項６１に記載の構造。
  63. 前記第１のゲートが第１の仕事関数を有しており、前記第２のゲートが第２の仕事関数を有しており、当該第１の仕事関数が、実質的に該第２の仕事関数と異なる、請求項６１に記載の構造。
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