KR101464072B1 - 계면층을 갖는 반도체 디바이스 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 집적회로 제조에 관한 것이고, 특히 계면층을 갖는 반도체 디바이스에 관한 것이다. 반도체 디바이스를 위한 예시적 구조는 Si1 - xGex 기판(x는 0.4보다 큼); Si1 - xGex 기판 상의 Si층; 및 Si층 상에 배치된 게이트 구조를 포함하고, 게이트 구조는 유전체 부분과 유전체 부분 상에 배치된 전극 부분을 포함하고, 유전체 부분은 Si층 상의 Ⅲ-Ⅴ족 물질의 층 및 전극 부분에 인접한 하이-k 유전체층을 포함한다.
Description
본 발명은 집적회로 제조에 관한 것이고, 특히 계면층을 갖는 반도체 디바이스에 관한 것이다.
반도체 집적 회로(IC) 산업은 빠른 성장을 경험하고 있다. IC 재료 및 디자인에 있어서의 기술적 진보는 각각의 세대가 이전 세대보다 더 작고 더 복잡한 회로를 구비하는 IC의 세대를 생산하고 있다. 트랜지스터 치수의 감소에 따라, 감소된 게이트 길이를 갖고 성능을 유지하기 위해 게이트 유전체층의 두께가 감소되어야 한다. 그러나, 게이트 누설을 감소시키기 위해, 미래의 테크놀로지 노드에 사용되는 게이트 유전체층에 의해 제공됨에 따라 동일한 유효 두께를 유지하면서 더 작은 물리적 두께를 가능하게 하는 높은-유전-상수(하이-k) 게이트 유전체층이 사용된다. 게이트 유전체층은 하이-k 게이트 유전체층과 실리콘 기판 사이에서 데미지(damage)를 감소시키기 위해 계면층을 더 포함한다.
그러나, CMOS(complementary metal-oxide-semiconductor) 제조에서 이러한 피쳐(feature) 및 프로세스를 구현하기 위한 시도가 있다. 예컨대, 계면층이 고밀도의 결합에 의한 저품질의 인터페이스를 형성하는 경우에는, 반도체 디바이스를 위한 문턱전압 요구를 충족시키기 어렵다. 디바이스 사이의 게이트 길이 및 공간이 감소함에 따라 이러한 문제점들이 악화된다.
본 발명은 집적회로 제조에 관한 것이고, 특히 계면층을 갖는 반도체 디바이스에 관한 것이다. 반도체 디바이스를 위한 예시적 구조는 Si1 - xGex 기판(x는 0.4보다 큼); Si1 - xGex 기판 상의 Si층; 및 Si층 상에 배치된 게이트 구조를 포함하고, 게이트 구조는 유전체 부분과 유전체 부분 상에 배치된 전극 부분을 포함하고, 유전체 부분은 Si층 상의 Ⅲ-Ⅴ족 물질의 층 및 전극 부분에 인접한 하이-k 유전체층을 포함한다.
본 발명은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)는 비례적으로 도시되어 있지 않으며, 예시만을 목적으로 사용된다는 것을 강조한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 발명의 다양한 양상에 의한 반도체 디바이스의 계면층을 제조하는 방법을 나타낸 플로우차트이다.
도 2 내지 도 10은 본 발명의 다양한 양상에 의한 제조의 다양한 스테이지에서 계면층을 포함하는 반도체 디바이스의 개략적 단면도이다.
도 1은 본 발명의 다양한 양상에 의한 반도체 디바이스의 계면층을 제조하는 방법을 나타낸 플로우차트이다.
도 2 내지 도 10은 본 발명의 다양한 양상에 의한 제조의 다양한 스테이지에서 계면층을 포함하는 반도체 디바이스의 개략적 단면도이다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공하는 것으로 이해된다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예컨대, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
도 1을 참조하면, 본 발명의 다양한 양상에 의한 반도체 디바이스의 계면층을 제조하는 방법(100)을 나타낸 플로우차트가 도시되어 있다. Si1 - xGex 기판(여기서, x는 0.4보다 큼)이 제공되는 스텝 102에서 상기 방법(100)이 시작된다. 상기 방법(100)은 Si1 - xGex 기판 상에 Si층이 형성되는 스텝 104에 의해 계속된다. 상기 방법(100)은 제1 ALD(atomic layer deposition) 프로세스에 의해 Si층 상에 Ⅲ-Ⅴ족 물질의 층이 형성되는 스텝 106에 의해 계속된다. 상기 방법(100)은 Ⅲ-Ⅴ족 물질의 층 상에 하이-k 유전체층이 형성되는 스텝 108에 의해 계속된다. 이어지는 논의는 도 1의 방법(100)에 의해 제조될 수 있는 반도체 디바이스의 예시적 실시형태를 보여준다.
도 2 내지 도 10은 본 발명의 다양한 양상에 의한 제조의 다양한 스테이지에서 계면층(214)을 포함하는 반도체 디바이스(200)의 개략적 단면도이다. 본 발명에서 사용되는 바와 같이, 용어 반도체 디바이스(200)는 플래너 MOSFET(planar metal-oxide-semiconductor field effect transistor)을 의미한다. 일부 대체 실시형태에서, 용어 반도체 디바이스(200)는 FinFET(fin field effect transistor)를 의미한다. FinFET은 모든 핀(fin) 기반의 멀티 게이트 트랜지스터를 의미한다. 다른 트랜지스터 구조 및 유사한 구조는 본 발명의 고려된 범위 내에 있다. 반도체 디바이스(200)는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적회로(IC) 내에 포함될 수 있다.
일부 실시형태에서, 도 1에 언급된 동작의 성능은 완성된 반도체 디바이스(200)를 생산하지 않는다는 것을 알린다. 완성된 반도체 디바이스(200)는 CMOS(complementary metal-oxide-semiconductor) 기술 프로세싱을 사용하여 제조될 수 있다. 따라서, 도 1의 방법(100) 이전, 도중, 및/또는 이후에 추가 프로세스가 제공될 수 있고, 일부 다른 프로세스들은 여기서 간단하게만 설명될 수 있는 것으로 이해된다. 또한, 도 2 내지 도 10은 본 발명의 컨셉의 더 나은 이해를 위해 간략화된다. 예컨대, 도면들은 반도체 디바이스(200)를 나타내지만, IC는 저항, 커패시터, 인덕터, 및/또는 퓨즈 등을 포함하는 다수의 다른 디바이스를 포함할 수 있다.
도 1에서의 스텝 102 및 도 2를 참조하면, Si1 - xGex 기판(여기서, x는 0.4보다 큼)이 제공된다. 적어도 하나의 실시형태에서, 기판(20)은 결정질 Si1 - xGex 기판(예컨대, 웨이퍼)을 포함한다. 일부 실시형태에서, 기판(20)은 실리콘 기판 상에 에픽택셜층(epitaxial layer)(즉, Si1-xGex층)을 포함할 수 있다. 일부 실시형태에서, 기판(20)은 실리콘 상에 에픽택셜층(epitaxial layer)(즉, Si1 - xGex층)을 포함하는 SOI(silicon-on-insulator) 구조를 포함할 수 있다.
또한, 기판(20)은 활성 영역(active region)(202)과 분리 영역(isolation region)(204)을 포함한다. 활성 영역(202)은 디자인 요구에 따라 다양한 도핑 구조(doping configuration)를 포함할 수 있다. 일부 실시형태에서, 활성 영역(202)은 p 타입 또는 n 타입 불순물로 도핑될 수 있다. 예컨대, 활성 영역(202)은 붕소(boron) 또는 BF2 등의 p 타입 불순물; 인(phosphorus) 또는 비소 등의 n 타입 불순물; 및/또는 그것들의 조합에 의해 도핑될 수 있다. n 타입 FinFET이나 플래너 MOSFET을 위해, 또는 대안으로서 p 타입 FinFET이나 플래너 MOSFET을 위해 활성 영역(202)이 구성될 수 있다.
기판(20) 상의 다른 활성 영역(미도시)에 의해 활성 영역(202)을 분리시키기 위해 기판(20) 상에 분리 영역(204)이 형성될 수 있다. 분리 영역(204)은, 다양한 활성 영역(202)을 규정하고 전기적으로 분리시키기 위해, LOCOS(local oxidation of silicon) 또는 STI(shallow trench isolation) 등의 분리 기술을 사용할 수 있다. 본 실시형태에서, 분리 영역(204)은 STI(shallow trench isolation)를 포함한다. 분리 영역(204)은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시니트라이드(silicon oxynitride), FSG(fluoride-doped silicate glass), 낮은 유전 상수(로우-k) 유전 물질, 다른 적합한 물질, 및/또는 그것들의 조합을 포함할 수 있다. 본 실시형태에서, 분리 영역(204) 및 STI는 적합한 모든 프로세스에 의해 형성될 수 있다. 일례로서, STI의 형성은 종래의 포토리소그래피 프로세스에 의해 반도체 기판(20)을 패터닝하는 스텝, 기판(20) 내에 트렌치(trench)를 에칭(예컨대, 건식 에칭, 습식 에칭, 및/또는 프라즈마 에칭 프로세스에 의함)하는 스텝, 및 트렌치에 유전 물질을 충전[예컨대, CVD(chemical vapor deposition) 프로세스를 사용함]하는 스텝을 포함할 수 있다. 일부 실시형태에서, 충전된 트렌치는 실리콘 질화물 또는 실리콘 산화물로 충전된 서멀 옥사이드 라이너층(thermal oxide liner layer) 등의 멀티-레이어 구조를 가질 수 있다.
현재 CMOS 스킴(scheme)에 높은 유전 상수(하이-k) 유전체층을 통합시키기 위해, 산화물 또는 옥시니트라이드(oxy-nitride)로 구성된 계면층이 기판과 하이-k 유전체층 사이에 형성된다. 계면층의 기능은, (ⅰ) 기판의 표면에서 단글링 본드(dangling bond)에 대하여 보호막을 씌우고, 저밀도의 결함으로 고품질 인터페이스를 형성하고; (ⅱ) 반도체 디바이스의 채널 영역으로의 계면 반응 및 확산에 대한 장벽(barrier)을 생성하고; (ⅲ) 계면으로부터 하이-k 유전체층 내의 전하/트랩(trap)을 제거하기 위해, 기판 표면으로부터 하이-k 유전체층을 분리시키고(saparate); (ⅳ) 하이-k 유전체층을 통한 도펀트(dopant) 및 임퓨리티(impurity)의 확산을 방지하는 것이다.
그러나, 성능 향상을 위해 기판 물질이 Si로부터 Si1 - xGex로 변경되기 때문에, 종래의 계면층이 Si1 - xGex 기판(예컨대, x는 0.4보다 큼)의 표면에서 단글링 본드에 효과적으로 보호막을 씌우지 못하고, 및/또는 인터페이스로부터 하이-k 유전체층 내의 전하/트랩을 제거하지 못하는 경우에는, 물질 변경은 종래의 계면층이 고밀도의 결함으로 저품질의 인터페이스를 형성하게 한다. 따라서, 계면층이 고밀도의 결합에 의한 저품질의 인터페이스를 형성하는 경우에는, 반도체 디바이스의 소정 문턱 전압을 달성하기 어렵다.
따라서, 도 3 내지 도 5를 참조하여 이하 논의되는 프로세싱은 저밀도의 결함으로 고품질의 인터페이스를 형성하기 위해 Ⅲ-Ⅴ족 물질의 계면층을 제조할 수 있다. 계면층으로부터 고밀도의 결함과 관련된 문제점은 회피되거나 현저히 감소될 수 있다. 따라서, 출원인의 방법은 문턱 전압과 같은 소망하는 디바이스 성능 특성을 달성할 수 있다.
반도체 디바이스(도 4에 도시됨)의 Ⅲ-Ⅴ족 물질의 계면층(214)의 일실시형태를 제조하기 위해, Si1 - xGex 기판(20) 상에 Si층(212)을 형성(도 1에서 스텝 104)함으로써 도 3의 구조가 생산된다. Si층(212)의 격자상수와 Ⅲ-Ⅴ족 물질의 계면층(214)의 격자상수 사이의 차이는 Si1 - xGex 기판(20)의 격자상수와 Ⅲ-Ⅴ족 물질 - Ⅲ-Ⅴ족 물질은 결함의 밀도를 감소시키고 이에 따라 얻어지는 반도체 디바이스(200)의 성능을 향상시킴 - 의 계면층(214)의 격자상수 사이의 차이보다 작다. 일부 실시형태에서, Si층(212)의 두께(t1)는 약 1옹스트롬으로부터 10옹스트롬이다.
도시된 실시형태에서, Si1 - xGex 기판(20)의 표면(20s) 상의 네이티브 옥사이드(native oxide)를 제거하기 위해, 도 2의 중간 반도체 디바이스(200)의 노출된 표면의 프리 클린(pre-clean)이 필요할 수 있다. 이것은 적절한 시간 동안 DHF(diluted hydrofluoric acid) 처리 또는 VHF(vapor hydrofluoric acid) 처리를 통해 달성된다.
이어서, Si층(212)은 Si1 - xGex 기판(20) 상의 LPCVD(low-pressure CVD) 프로세스에 의해 선택적으로 성장된다. 일부 실시형태에서, 반응 가스로서 SiH2Cl2, HCl, and H2를 사용하여 약 400℃ 내지 약 600℃의 온도에서 LPCVD 프로세스가 수행되고, H2의 유량(flow rate)은 약 5slm 내지 약 30slm의 범위 내에 있고, SiH2Cl2의 유량은 약 50sccm 내지 약 200sccm의 범위 내에 있고, HCl의 유량은 약 50sccm 내지 약 200sccm의 범위 내에 있다.
도 1의 스텝 106 및 도 4를 참조하면, Si1 - xGex 기판(20) 상의 Si층(212)의 형성 이후에, ALD(atomic layer deposition) 프로세스에 의해 Si층(212) 상에 Ⅲ-Ⅴ족 물질의 계면층(214)을 형성함으로써 도 4의 구조가 생산된다. 일부 실시형태에서, Ⅲ-Ⅴ족 물질의 계면층(214)은 CVD, PVD, 또는 다른 적합한 기술에 의해 형성될 수 있다. 적어도 하나의 실시형태에서, Ⅲ-Ⅴ족 물질(214)은 AlP를 포함한다. 다른 실시형태에서, Ⅲ-Ⅴ족 물질(214)은 AlN, AlAs, InP, InN, 또는 InAs를 포함한다.
본 실시형태에서, Si층(212)의 상면(212s) 상의 네이티브 옥사이드(native oxide)를 제거하기 위해, 도 3의 중간 반도체 디바이스(200)의 노출된 표면의 프리 클린(pre-clean)이 필요할 수 있다. 이것은 적절한 시간 동안 DHF(diluted hydrofluoric acid) 처리 또는 VHF(vapor hydrofluoric acid) 처리를 통해 달성된다.
이어서, Ⅲ족 프리커서(precursor) 및 Ⅴ족 프리커서의 교대 펄스(alternating pulse)를 반응 챔버에 제공함으로써, Si층(212) 상의 Ⅲ-Ⅴ족 물질의 계면층(214)을 형성하기 위해 제1 ALD 프로세스가 수행된다. 반응물의 각 펄스는 셀프-리미팅(self-limiting) 방식으로 표면을 포화시킨다(saturate).
Ⅲ-Ⅴ족 물질의 계면층(214)을 형성하는 예시적인 제1 ALD 프로세스는 이하의 스텝들을 포함한다. 우선, Si1 - xGex 기판(20)이 반응 챔버로 로딩(loading)된다. 이어서, 제1 기간의 시간 동안 약 250torr 내지 약 350torr의 압력하에서, 그리고 약 500℃ 내지 약 600℃의 온도에서, 반응 챔버로 Ⅴ족 프리커서의 펄스가 주입된다. 여기서, 제1 ALD 프로세스의 Ⅴ족 프리커서는 PH3, NH3, or AsH3을 포함한다.
Ⅴ족 프리커서가 반응 챔버로 주입됨에 따라, Si층(212)의 상면(212s) 상에 Ⅴ족 프리커서의 화학흡착층이 형성된다. 이어서, 나머지 모든 Ⅴ족 프리커서가 제2 기간의 시간 동안 반응 챔버로부터 방출(discharge)된다. 반응 챔버로부터 나머지 Ⅴ족 프리커서를 더 효과적으로 방출하기 위해, 배기 기간(purging period) 동안 반응 챔버로 퍼지 가스(purge gas)가 주입될 수 있고, 퍼지 가스는 N2, Ar, He, 또는 유사한 불활성 가스 등의 실질적인 불활성 가스를 포함할 수 있다.
반응 챔버로부터 나머지 Ⅴ족 프리커서를 방출한 후에, 제3 기간의 시간 동안 약 3torr 내지 약 4torr의 압력하에서 Ⅲ족 프리커서의 펄스가 반응 챔버로 주입된다. 여기서, 제1 ALD 프로세스의 Ⅲ족 프리커서는 Al(CH3)3, Al(CH3CH2)3, 또는 In(CH3)3을 포함한다. 약 200℃ 내지 약 300℃의 온도에서 Ⅲ족 프리커서는 Ⅴ족 프리커서의 화학흡착층과 반응한다. 따라서, Ⅲ-Ⅴ족 물질의 계면층(214)의 전자층은 Si층(212) 상에 형성된다.
이어서, 나머지 모든 Ⅲ족 프리커서가 제4 기간의 시간 동안 반응 챔버로부터 방출(discharge)된다. 이 제2 배기 기간 동안 반응 챔버로부터 나머지 Ⅲ족 프리커서를 더 효과적으로 방출하기 위해, N2, Ar, He 등의 실질적인 불활성 가스가 반응 챔버로 주입될 수 있다.
일반적으로 상기한 바와 같이, 하나의 증착 또는 층 형성 사이클로 함께 간주되는 경우에, Ⅲ족 프리커서와 Ⅴ족 프리커서 각각이 반응 챔버로 교대로 주입되고, 반응 챔버로부터 방출되는 중에, 제1 ALD 프로세스는 ALD 사이클(cycle)의 순서, 즉 제1 내지 제4 시간 기간을 포함한다. 이 사이클 멀티플 시간(cycle multiple time)을 반복함으로써, 소망하는 두께를 갖는 Ⅲ-Ⅴ족 물질의 계면층(214)이 형성된다. 적어도 하나의 실시형태에서, Ⅲ-Ⅴ족 물질의 계면층(214)은 3옹스트롬보다 큰 두께(t2)를 갖는다. 대체 실시형태에서, Ⅲ-Ⅴ족 물질의 계면층(214)의 두께(t2)는 약 3옹스트롬으로부터 10옹스트롬까지가 된다. 또한, 계면층 성능을 향상시키기 위해, 약 400℃ 내지 약 600℃의 온도에서, 어닐 프로세스(anneal process)가 선택적으로 수행된다.
도 1의 스텝 108 및 도 5를 참조하면, Si층(212) 상에 Ⅲ-Ⅴ족 물질의 계면층(214)의 형성에 이어서, 제2 ALD 프로세스에 의해 Ⅲ-Ⅴ족 물질의 계면층(214) 상에 하이-k 유전체층(216)을 형성함으로써 도 5의 구조가 생산된다. 하이-k 유전 물질은 SiO2보다 큰 유전 상수를 가진 유전 물질로서 규정된다. 일부 실시형태에서, 하이-k 유전체층(216)은 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및 이것들의 혼합물의 산화물로 구성된 그룹으로부터 선택된다. 일부 실시형태에서, 하이-k 유전체층(216)은 하프늄 산화물(hafnium oxide)을 포함한다.
하이-k 유전체층(216)을 형성하는 예시적인 제2 ALD 프로세스는 이하의 스텝들을 포함한다. 우선, Si1 - xGex 기판(20)이 반응 챔버로 로딩(loading)된다. 이어서, 제5 기간의 시간 동안 Si1 - xGex 기판(20)이 로딩되는 반응 챔버로 메탈 프리커서의 펄스가 주입된다. 여기서, 제2 ALD 프로세스의 메탈 프리커서는 메탈 할라이드(metal halide)를 포함한다. 일부 실시형태에서, 메탈 할라이드는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu로부터 선택된 금속을 포함한다. 하프늄 산화물을 증착함에 따라 메탈 할라이드는 HfCl4를 포함한다.
반응 챔버로 메탈 프리커서가 주입됨에 따라, Ⅲ-Ⅴ족 물질의 계면층(214)의 상면(214s) 상에 메탈 프리커서의 화학흡착층이 형성된다. 이어서, 나머지 모든 메탈 프리커서가 제6 기간의 시간 동안 반응 챔버로부터 방출(discharge)된다. 반응 챔버로부터 나머지 메탈 프리커서를 더 효과적으로 방출하기 위해, 이 배기 기간(purging period) 동안 반응 챔버로 퍼지 가스(purge gas)가 주입될 수 있고, 퍼지 가스는 N2, Ar, He, 또는 유사한 불활성 가스 등의 실질적인 불활성 가스를 포함할 수 있다.
반응 챔버로부터 나머지 메탈 프리커서를 방출한 후에, 제7 기간의 시간 동안 반응 챔버로 산소 프리커서의 펄스가 주입된다. 여기서, 산소 프리커서는 O2, O3, 또는 H2O를 포함한다. 약 250℃ 내지 약 325℃의 온도에서 산소 프리커서는 메탈 프리커서의 화학흡착층과 반응한다. 따라서, 하이-k 유전체층(216)의 전자층이 Ⅲ-Ⅴ족 물질의 계면층(214) 상에 형성된다. 일부 실시형태에서, 산소 및 Ⅲ-Ⅴ족 물질을 포함하는 비정질층(amorphous layer)(미도시)이 Ⅲ-Ⅴ족 물질의 층(214)과 하이-k 유전체층(216) 사이에 형성된다.
이어서, 나머지 모든 산소 프리커서가 제8 기간의 시간 동안 반응 챔버로부터 방출(discharge)된다. 이 배기 기간 동안 반응 챔버로부터 나머지 산소 프리커서를 더 효과적으로 방출하기 위해, N2, Ar, He 등의 실질적인 불활성 가스가 반응 챔버로 주입될 수 있다.
일반적으로 상기한 바와 같이, 하나의 증착 또는 층 형성 사이클로 함께 간주되는 경우에, 메탈(Me) 프리커서와 산소 프리커서 각각이 반응 챔버로 교대로 주입되고, 반응 챔버로부터 방출되는 중에, 제2 ALD 프로세스는 ALD 사이클(cycle)의 순서, 즉 제4 내지 제8 시간 기간을 포함한다. 이 사이클 멀티플 시간(cycle multiple time)을 반복함으로써, 소망하는 두께를 갖는 하이-k 유전체층(216)이 형성된다. 적어도 하나의 실시형태에서, 하이-k 유전체층의 계면층(214)은 3옹스트롬보다 큰 두께(t3)를 갖는다. 대체 실시형태에서, 하이-k 유전체층(214)의 두께(t3)는 약 3옹스트롬으로부터 30옹스트롬까지가 된다. 일부 실시형태에서, Ⅲ-Ⅴ족 물질의 층(214)의 두께(t2)에 대한 하이-k 유전체층(216)의 두께(t3)의 비(t3/t2)는 약 1로부터 약 10까지가 된다.
여기까지의 프로세스 스텝들은, 제조 프로세스가 더 복잡한 기술로 진화되는 경우에도 저밀도의 결함을 가진 고품질의 인터페이스를 유지하기 위해, Ⅲ-Ⅴ족 물질의 층(214)을 구비한 기판(20)을 제공한다. 도 2 내지 도 5에 도시된 스텝들이 수행된 이후에, 이어서 표준 CMOS 제조 기술을 사용하여 트랜지스터 제조가 완료될 수 있다. 예컨대, 도 6 내지 도 10은, "게이트 라스트(gate last)" CMOS 프로세스를 사용하여 반도체 디바이스(200)를 제조하기 위해 수행되는 추가 프로세싱을 나타낸다.
이제 도 6을 참조하면, 더미 게이트 전극층(dummy gate electrode layer)(218)이 하이-k 게이트 유전체층(216) 상에 형성될 수 있다. 일부 실시형태에서, 더미 게이트 전극층(218)은 단일층(single layer) 또는 멀티레이어(multilayer) 구조를 포함할 수 있다. 본 실시형태에서, 더미 게이트 전극층(218)은 폴리-실리콘(poly-silicon)을 포함할 수 있다. 또한, 더미 게이트 전극층(218)은 균일한 또는 그래이디언트 도핑(gradient doping)에 의해 도핑된 폴리-실리콘이 될 수 있다. 더미 게이트 전극층(218)은 약 30㎚ 내지 약 60㎚의 범위 내에서의 두께를 가질 수 있다. 더미 게이트 전극층(218)은 LPCVD(low-pressure chemical vapor deposition) 프로세스를 사용하여 형성될 수 있다.
이어서, 포토레지스트의 층(미도시)은, 스핀-온 코팅(spin-on coating) 등의 적합한 프로세스에 의해 더미 게이트 전극층(218) 상에 형성되고, 적절한 리소그래피 패터닝 방법에 의해, 패터닝된 포토레지스트 피쳐(feature)를 형성하기 위해, 패터닝된다. 패터닝된 포토레지스트 피쳐의 폭은 약 5㎚ 내지 30㎚의 범위 내에 있다. 이어서, 복수의 더미 게이트 구조(210)를 형성하기 위해 아래 놓인 층들[즉, 더미 게이트 전극층(218), 하이-k 게이트 유전체층(216), Ⅲ-Ⅴ족 물질의 계면층(214), 및/또는 Si층(212)]에 대하여 건식 에칭 프로세스를 사용하여 패터닝된 포토레지스트 피쳐가 이동(transfer)될 수 있다. 그 이후에, 포토레지스트층이 벗겨질 수 있다.
다시 도 6을 참조하면, LDD(lightly doped source/drain) 영역(206)은 기판(20)의 활성 영역(202) 내에 형성될 수 있다. LDD 영역(206)은 하나 이상의 이온 주입 프로세스에 의해 활성 영역(202) 내에 형성될 수 있다. 도핑 종(doping species)은 n 타입 또는 p 타입 디바이스 등의 제조되는 디바이스의 타입에 의존할 수 있다. 예컨대, LDD 영역(206)은 붕소(boron) 또는 BF2 등의 p 타입 불순물; 인(phosphorus) 또는 비소 등의 n 타입 불순물; 및/또는 그것들의 조합에 의해 도핑될 수 있다. LDD 영역(206)은 다양한 도핑 프로파일을 포함할 수 있다. LDD 영역(206)은 이온 주입 프로세스가 후속하는 더미 게이트 구조(210)의 외부 에지(outer edge)를 따라 정렬(align)될 수 있다.
도 7을 참조하면, 실리콘 질화물 또는 실리콘 옥시니트라이드 등의 유전체층이 더미 게이트 구조(210) 주위에 형성된다. 반응 가스로서 SiH4, NH3 및/또는 N2O를 사용하여, 400℃ 보다 낮은 온도에서, 그리고 약 200mTorr 내지 약 1Torr의 압력하에서 플라즈마 증착에 의해 유전체층이 형성될 수 있다. 이어서, 더미 게이트 구조(210)의 2개의 측면 상의 한쌍의 게이트 스페이서(gate spacer)(222)를 형성하기 위해 유전체층 상에 이방성 에칭(anisotropic etching)이 수행된다. 한쌍의 게이트 스페이서(222)는 약 0.5㎚ 내지 약 5㎚의 범위 내의 두께를 포함한다. 한쌍의 게이트 스페이서(222)는 멀티레이어 구조(multilayer structure)를 포함할 수 있다.
다시 도 7을 참조하면, S/D(source/drain) 영역(208)을 오프셋하기 위해 한쌍의 게이트 스페이서(222)가 사용될 수 있다. S/D 영역(208)은 하나 이상의 이온 주입 프로세스에 의해 기판(20)의 활성 영역(202) 내에 형성될 수 있다. 도핑 종(doping species)은 n 타입 또는 p 타입 디바이스 등의 제조되는 디바이스의 타입에 의존할 수 있다. 예컨대, S/D 영역(208)은 붕소(boron) 또는 BF2 등의 p 타입 불순물; 인(phosphorus) 또는 비소 등의 n 타입 불순물; 및/또는 그것들의 조합에 의해 도핑될 수 있다. S/D 영역(208)은 다양한 도핑 프로파일을 포함할 수 있고, S/D 영역(208)은 이온 주입 프로세스가 후속하는 스페이서(222)의 외부 에지에 정렬될 수 있다. 일부 실시형태에서, S/D 영역(208)은 높은(raised) S/D 영역을 더 포함할 수 있다. 또한, 하나 이상의 접촉 피쳐(contact feature)(예컨대, 실리사이드 영역)는 셀프 얼라인드 실리사이데이션 프로세스(self-aligned silicidation process)에 의해 S/D 영역 상에 형성될 수 있다.
도 8을 참조하면, ILD(inter-layer dielectric)층(224)은 더미 게이트 구조(210) 상을 포함하는 기판(20) 상에 형성될 수 있다. ILD층(224)은 유전 물질을 포함할 수 있다. 유전 물질은 실리콘 산화물, SOG(spin-on glass), FSG(fluorinated silica glass), 카본 도핑 실리콘 산화물(예컨대, SiCOH), Black Diamond® (Applied Materials of Santa Clara, California), 다른 적합한 유전 물질, 및/또는 그것들의 조합을 포함할 수 있다. 일부 실시형태에서, ILD층(224)은 HDP(high density plasma) 유전 물질 및/또는 HARP(high aspect ratio process) 유전 물질을 포함할 수 있다. 본 실시형태에서, ILD층(224)은 약 4000 옹스트롬 내지 8000 옹스트롬의 범위 내의 두께를 포함한다. ILD층(224)은 하나 이상의 유전 물질 및/또는 하나 이상의 유전체층을 포함할 수 있는 것으로 이해된다.
이어서, ILD층(224)은 더미 게이트 구조(210)의 상부가 노출될 때까지 CMP(chemical-mechanical-polishing) 프로세스에 의해 평탄화될 수 있다. 더미 게이트 구조(210), 한쌍의 게이트 스페이서(222), 및 ILD층(224)에 대하여 실질적인 평탄면을 제공하기 위해 CMP 프로세스는 높은 선택성(high selectivity)을 가질 수 있다. 본 실시형태에서, 더미 게이트 구조(210)는 한쌍의 게이트 스페이서(222) 및 ILD층(224)을 포함하는 유전체에 의해 둘러싸일 수 있다.
도 9를 참조하면, 적합한 모든 프로세스에 의해 한쌍의 게이트 스페이서(222) 내에 개구(opening)(226)를 형성하기 위해 더미 게이트 구조(210)로부터 더미 게이트 전극층(218)이 제거될 수 있다. 더미 게이트 전극층(218)은 습식 에칭 및/또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 적어도 하나의 실시형태에서, 더미 폴리-실리콘 게이트 전극층(218)을 위한 습식 에칭 프로세스는, 암모늄 수산화물, 희석된 HF, 탈이온수, 및/또는 적합한 다른 부식액(etchant solution)을 포함하는 수산화물 용액에 대한 노출을 포함한다. 다른 실시형태에서, 에칭 가스로서 Cl2, HBr, 및 He를 사용하여, 약 650W 내지 약 800W의 소스 파워와, 약 100W 내지 약 120W의 바이어스 파워와, 약 60mTorr 내지 약 200mTorr의 압력하에서 더미 폴리-실리콘 게이트 전극층(218)을 위한 건식 에칭 프로세스가 수행될 수 있다.
이제 도 10을 참조하면, 개구(226)를 완전히 채우기 위해 메탈 게이트 전극층(228)이 형성될 수 있다. 일부 실시형태에서, 메탈 게이트 전극층(228)은 Al, Cu, Ru, Ag, TiAl, TiAlN, TiN, TiCN, TaN, TaCN, WN, 또는 WCN을 포함한다. 메탈 게이트 전극층(228)은 CVD, PVD, 플레이팅(plating), ALD, 또는 다른 적합한 기술에 의해 형성될 수 있다. 이어서, 메탈 게이트 전극층(228)을 평탄화하기 위해 CMP 프로세스가 수행될 수 있다. CMP 프로세스는 ILD층(224)의 상면이 도달될 때까지 메탈 게이트 전극층(228)의 일부를 제거할 수 있다.
본 실시형태에서, 메탈 게이트 전극층(228), 하이-k 게이트 유전체층(216), 및 Ⅲ-Ⅴ족 물질의 계면층(214)이 결합되어 게이트 구조(220)로서 나타낸다. 즉, Si층(212) 상에 배치된 게이트 구조(220)는 유전체 부분(220a)[즉, 하이-k 유전체층(216) 및 Ⅲ-Ⅴ족 물질의 계면층(214)] 및 유전체 부분(220a) 상에 배치된 전극 부분(220b)[즉, 메탈 게이트 전극층(228)]을 포함하고, 유전체 부분(220a)은 전극 부분(220b)에 인접한 하이-k 유전체층(216) 및 Si층(212) 상의 Ⅲ-Ⅴ족 물질의 층을 포함한다.
이어서, 반도체 디바이스(200) 제조를 완료하기 위해 게이트 구조(220)의 메탈 게이트 전극층(228)을 형성한 후에 상호접속 프로세싱을 포함하는 후속 프로세스들이 수행되어야 한다.
실시형태에 의하면, 반도체 디바이스는 Si1 - xGex 기판(x는 0.4보다 큼); Si1 -xGex 기판 상의 Si층; 및 Si층 상에 배치된 게이트 구조를 포함하고, 게이트 구조는 유전체 부분과 유전체 부분 상에 배치된 전극 부분을 포함하고, 유전체 부분은 Si층 상의 Ⅲ-Ⅴ족 물질의 층 및 전극 부분에 인접한 하이-k 유전체층을 포함한다.
다른 실시형태에 의하면, 게이트 유전체층을 제조하는 방법은 Si1 - xGex 기판(x는 0.4보다 큼)을 제공하는 스텝; Si1 - xGex 기판 상에 Si층을 형성하는 스텝; 제1 ALD(atomic layer deposition) 프로세스에 의해 Si층 상에 Ⅲ-Ⅴ족 물질의 층을 형성하는 스텝; 및 Ⅲ-Ⅴ족 물질의 층 상에 하이-k 유전체층을 형성하는 스텝을 포함한다.
다양한 실시형태에 관하여 예시의 방법에 의해 본 발명을 설명했지만, 본 발명은 개시된 실시형태에 한정되지 않는다는 것이 이해될 것이다. 반대로 다양한 수정 및 유사한 배열(당업자에게 자명한 바와 같이)을 커버하는 것이 의도된다. 따라서, 첨부된 청구범위는 이러한 모든 수정과 유사한 배열을 포함하도록 하기 위해 최광의로 해석되어야 할 것이다.
Claims (10)
- 반도체 디바이스에 있어서,
Si1-xGex 기판으로서, x는 0.4보다 크고 1 이하인, 상기 Si1-xGex 기판;
상기 Si1-xGex 기판 위의 Si층; 및
상기 Si층 위에 배치된 게이트 구조;
를 포함하고,
상기 게이트 구조는 유전체 부분과 상기 유전체 부분 위에 배치되는 전극 부분을 포함하고, 상기 유전체 부분은 이 유전체 부분의 최상단면부터 최하단면까지 유전체이고, 상기 전극 부분은 이 전극 부분의 최상단면부터 최하단면까지 도전성이며,
상기 유전체 부분은 상기 Si층 상의 Ⅲ-Ⅴ족 물질의 층 및 상기 전극 부분에 인접한 하이-k(high-k) 유전체층을 포함하고, 상기 Ⅲ-Ⅴ족 물질의 층은 상기 하이-k 유전체층 및 상기 Si층 사이에서 인접해 있는 것인, 반도체 디바이스. - 제1항에 있어서,
상기 Si층의 두께는 1옹스트롬으로부터 10옹스트롬까지이고, 상기 Ⅲ-Ⅴ족 물질의 층의 두께는 3옹스트롬으로부터 10옹스트롬까지인,
반도체 디바이스. - 제1항에 있어서,
상기 Ⅲ-Ⅴ족 물질과 상기 하이-k 유전체층 사이에 상기 Ⅲ-Ⅴ족 물질 및 산소를 포함하는 비정질층(amorphous layer)을 더 포함하는,
반도체 디바이스. - 제1항에 있어서,
상기 Ⅲ-Ⅴ족 물질의 층의 두께에 대한 상기 하이-k 유전체층의 두께의 비는 1부터 10까지인 것인,
반도체 디바이스. - 반도체 디바이스 제조 방법에 있어서,
Si1-xGex 기판으로서, x는 0.4보다 크고 1 이하인, 상기 Si1-xGex 기판을 제공하는 단계;
상기 Si1-xGex 기판 위의 Si층을 형성하는 단계; 및
상기 Si층 위에 배치된 게이트 구조를 형성하는 단계;
를 포함하고,
상기 게이트 구조는 유전체 부분과 상기 유전체 부분 위에 배치되는 전극 부분을 포함하고, 상기 유전체 부분은 이 유전체 부분의 최상단면부터 최하단면까지 유전체이고, 상기 전극 부분은 이 전극 부분의 최상단면부터 최하단면까지 도전성이며,
상기 게이트 구조 형성 단계는,
제1 ALD(atomic layer deposition) 프로세스에 의해 상기 Si층 상에 Ⅲ-Ⅴ족 물질의 층을 형성하는 단계; 및
상기 Ⅲ-Ⅴ족 물질의 층 상에 하이-k 유전체층을 형성하는 단계;
를 포함하고, 상기 Ⅲ-Ⅴ족 물질의 층은 상기 하이-k 유전체층 및 상기 Si층 사이에서 인접해 있는 것인,
반도체 디바이스 제조 방법. - 제5항에 있어서,
상기 제1 ALD 프로세스의 Ⅴ족 프리커서(precursor)는 PH3, NH3, 또는 AsH3을 포함하는,
반도체 디바이스 제조 방법. - 제5항에 있어서,
상기 제1 ALD 프로세스의 Ⅲ족 프리커서는 Al(CH3)3, Al(CH3CH2)3, 또는 In(CH3)3을 포함하는,
반도체 디바이스 제조 방법. - 제5항에 있어서,
상기 제1 ALD 프로세스는,
250torr 내지 350torr의 압력하에서, 그리고 500℃ 내지 600℃의 온도에서, 반응 챔버로 Ⅴ족 프리커서를 주입하는 단계를 포함하는,
반도체 디바이스 제조 방법. - 제5항에 있어서,
상기 제1 ALD 프로세스는,
3torr 내지 4torr의 압력하에서, 그리고 200℃ 내지 300℃의 온도에서, 반응 챔버로 Ⅲ족 프리커서를 주입하는 단계를 포함하는,
반도체 디바이스 제조 방법. - 제5항에 있어서,
상기 하이-k 유전체층을 형성하는 스텝은 제2 ALD 프로세스를 사용하여 수행되고, 상기 제2 ALD 프로세스의 메탈 프리커서(metal precursor)는 메탈 할라이드(matal halide)를 포함하는,
반도체 디바이스 제조 방법.
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