JP4949628B2 - Ｃｍｏｓプロセス中に歪み半導基板層を保護する方法 - Google Patents

Ｃｍｏｓプロセス中に歪み半導基板層を保護する方法 Download PDF

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Description

関連出願の相互参照
本出願は、２００２年１０月３０日に出願された米国仮出願第６０／４２２４６８号明細書の利益および優先権を主張し、その開示内容は、参照により本発明に組み込まれている。
技術分野
本発明は、一般には、半導体基板に関し、具体的には、半導体基板上での誘電体層の形成に関する。
近年、マイクロエレクトロニクスデバイスの動作速度が増加しかつ計算機能力が向上していることによって、このようなマイクロエレクトロニクスデバイスにおけるスタート基板として使用される半導体構造の複雑さおよび機能性を増大させる必要が生じている。
シリコンおよびゲルマニウムをベースとしたこのような「バーチャル基板」によって、バルクＳｉ基板上に製造されるデバイスに比してより良好な性能を示す、新世代の超大規模集積回路(「ＶＬＳＩ」)デバイスのためのプラットフォームが得られる。特に、新しい技術的進歩によって、シリコン-ゲルマニウム合金（以下、「ＳｉＧｅ」または「Ｓｉ１−ｘＧｅｘ」)を使用したヘテロ構造の形成が可能となり、さらに、Ｓｉの原子構造を変化させて電子および正孔の移動度を増加させることによって、半導体デバイスの性能は向上する。
ＳｉＧｅバーチャル基板の重要な要素は、その平衡格子定数（つまり、Ｓｉの格子定数よりも大きな格子定数)にまで緩和されたＳｉＧｅヘテロ構造の層である。このＳｉＧｅ層は、Ｓｉ基板に（例えばウェハボンディングまたは直接エピタキシ法によって）直接的に適用するか、または層の厚み方向にＳｉＧｅ材料の格子定数が次第に増加する緩和傾斜ＳｉＧｅバッファ層上に適用することができる。ＳｉＧｅバーチャル基板は、シリコン-オン-インシュレータ（ＳＯＩ）ウェハの形態で、埋込絶縁層を組み込んでいてもよい。高性能デバイスをこれらのプラットフォーム上に製造するためには、Ｓｉ、ＧｅまたはＳｉＧｅのような半導体の薄い歪み層を緩和ＳｉＧｅバーチャル基板上に成長させる。これにより得られる２軸の引張り歪みまたは圧縮歪みによって、層内でのキャリアの移動度は変化し、高速のかつ／または電力消費量の小さいデバイスの製造が可能となる。ＳｉＧｅ中のＧｅの割合および堆積の方法は、歪みＳｉ層の性質に大きく影響しうる。参照により本発明に組み込まれている米国特許第５４４２２０５号明細書「Semiconductor Heterostructure Devices with Strained Semiconductor Layers」は、歪みＳｉデバイス構造を製造するこのような方法の１つを記載している。
バルクＳｉ上に緩和ＳｉＧｅ層をエピタキシャル成長させる方法は、参照により本願に組み込まれている国際公開第０１／２２４８２号パンフレット「Method of Producing Relaxed Silicon Germanium Layers」で議論されている。この方法は、単結晶Ｓｉ基板を設けること、続いてＧｅ組成物に対してＧｅｘＨｙＣｌｚのソースガスを使用して、Ｓｉ基板上で１１２３Ｋ（８５０℃）を超える温度で、１マイクロメートルあたりのＧｅの濃度傾斜が２５％より小さくかつ最終のＧｅ組成が０．１＜ｘ＜１の範囲にあるような増加するＧｅ濃度を有する傾斜Ｓｉ１−ｘＧｅｘ層をエピタキシャル成長させること、さらにその傾斜層上に半導体材料をエピタキシャル成長させることを含む。
バルクＳｉ上に緩和ＳｉＧｅ層をエピタキシャル成長させる別の方法は、参照により本願に組み込まれているM. Kummerらによる論文「Low Energy plasma enhanced chemical vapor deposition」（Mat. Sci. and Eng. B89、2002、288〜95頁)で議論されていて、低エネルギープラズマエンハンスド化学蒸着（ＬＥＰＥＣＶＤ）が開示されている。この方法によって、バルクＳｉ上にＳｉＧｅ層を高い成長率（１分間に０．６μｍ）および低い温度（７７３〜１０２３Ｋ（５００〜７５０℃））で形成させることが可能となる。
傾斜ＳｉＧｅ層上に高品質の薄いエピタキシャル歪みＳｉ層を成長させるには、好ましくは、ＳｉＧｅ層を平坦化するもしくはスムージングして、最終の歪みＳｉ基板の表面粗さを低下させる。典型的には、一般的な化学機械研磨(「ＣＭＰ」)による方法が、半導体製造プロセスにおいて粗さを減少させかつ表面の平坦性を向上させるために用いられる。参照により本発明に組み込まれている米国特許第６１０７６５３号明細書「Controlling Threading Dislocations in Ge on Si Using Graded GeSi Layers and Planarization」には、ＳｉＧｅ傾斜層の品質を向上させるために使用できる平坦化の工程について記載されている。
歪みＳｉウェハを製造するのに適した１つの方法は、以下のステップを含む。
１．エッジ研磨されたシリコン基板を提供するステップ、
２．シリコン基板上に緩和傾斜ＳｉＧｅバッファ層を最終Ｇｅ組成までエピタキシャル堆積させるステップ、
３．傾斜ＳｉＧｅバッファ層上に、一定組成を有する緩和Ｓｉ１−ｘＧｅｘキャップ層をエピタキシャル堆積させるステップ、
４．例えばＣＭＰによってＳｉ１−ｘＧｅｘキャップ層および／または緩和傾斜ＳｉＧｅバッファ層を平坦化するもしくはスムージングするステップ、
５．平坦化されたＳｉ１−ｘＧｅｘキャップ層の表面上に一定組成を有する緩和Ｓｉ１−ｘＧｅｘ再成長層をエピタキシャル堆積させるステップ、および
６．Ｓｉ１−ｘＧｅｘ再成長層上に歪みシリコン層をエピタキシャル堆積させるステップ。
上記ステップ２に記載のように、格子不整合の小さな境界面を連続させて漸次的に歪みを導入することによって、組成が傾斜している傾斜層によって大きな格子不整合を有する単結晶半導体層を一般的な基板上に組み込むための実施可能な手段を提供し、モノリシックな組み込みによって機能性を増大させる手段を提供する。歪みおよびバンドギャップ技術の両方を利用して、変調ドープＦＥＴ（ＭＯＤＦＥＴ）および金属-酸化物-半導体ＦＥＴ（ＭＯＳＦＥＴ）を、高性能のアナログまたはデジタル式の応用のために調整することができる。しかし、これらのデバイスは、相補型ＭＯＳ（ＣＭＯＳ）技術で通常利用されるＳｉ基板上ではなくＳｉ/ＳｉＧｅバーチャル基板上に製造するので、プロセス上での新たな課題が生じる。
例えば、表面付近の薄い歪みヘテロエピタキシャル層が緩和ＳｉＧｅバーチャル基板上に形成されたデバイスの臨界部分を構成していることによって、このような構造のためのプロセスウィンドウは制限される。特に、プロセス中に表面付近の歪み層の消費を回避することが望まれる。従来のＣＭＯＳプロセスでは、典型的には表面基板材料の大部分が消費されてしまうので、従来のシリコンをベースとしたＣＭＯＳプロセスフローは上記の層に対して不適となりうる。このような消費は、熱酸化ステップによって起こる。イオン注入ステップ中、例えば熱成長させた薄い酸化物をスクリーン層（「保護層」とも呼ばれる）として使用する。この保護層は、後続の熱アニール中にも、ドーパントの外への拡散の防止を助成する。また、シャロートレンチアイソレーション（ＳＴＩ）形成のための窒化シリコントレンチマスク層の下の応力緩和下層として、熱成長させたパッド酸化物を使用する。しかし、この熱酸化ステップは、典型的には、数十ナノメートル（数百オングストローム）となる表面Ｓｉ材料全体を除去しうる。したがって、デバイスチャンネルに利用できるように薄い歪み層（例えば開始厚みが５〜２０ｎｍ（５０〜２００Å））の最終の最小厚み５ｎｍ（５０Å）を必要とするような、ＳｉＧｅバーチャル基板上に形成された薄い表面層を組み込んでいるウェハを処理する場合には、熱酸化は望ましくない。
したがって、この分野では、基板の最上面に近接する材料の消費を最小限にする半導体構造の形成方法が必要である。
発明の概要
したがって、本発明の課題は、公知の方法の限界を克服した歪み半導体層を有する半導体構造を形成する方法を提供することである。特に、本発明の様々な態様では、例えば酸化物層のような誘電体層を提供する方法であって、Ｓｉ/ＳｉＧｅヘテロ構造をベースとしたウェハ材料中において表面材料が許容されない程度にまで多量に消費されることを回避する方法を、当業者により公知の様々な中間ＣＭＯＳ熱酸化ステップの代わりにまたはその補助として提案する。まず、化学蒸着（ＣＶＤ）のような酸化物堆積方法を使用することによって、任意の厚さの誘電体層を、表面シリコンの消費がほとんどまたは全くないように形成することができる。これらの層、 例えばスクリーン酸化物層およびパッド酸化物層のような酸化物層は、表面層と反応させかつこれを消費することによってではなく、表面層上に堆積させることによって形成する。別の態様では、酸化物の堆積は、短時間の熱酸化ステップ、例えば急速熱酸化によって行う。この場合、短時間の熱酸化では、表面Ｓｉがほとんど消費されず、Ｓｉ/酸化物境界面は高品質となる。酸化物は、堆積によって所望の最終厚みにまで厚みを増すことができる。さらに、薄い熱酸化物はバリヤ層として働き、これにより、後続の酸化物堆積に関連した汚染が防止される。
一態様では、一般に、半導体構造を形成する方法は、基板上に歪み半導体層を形成すること、および歪み半導体層の最上面の少なくとも一部分上にスクリーン層を堆積させることを含む。様々な態様では、スクリーン層の堆積後、歪み半導体の厚みは実質的に変化していない。一態様では、歪み半導体層には、引張り歪みを有していて、この歪み半導体層は、例えば、引張り歪みシリコンまたは引張り歪みシリコン-ゲルマニウム合金からなっている。別の態様では、歪み半導体層には圧縮歪みを有していて、この半導体層は、例えば、圧縮歪みゲルマニウムまたは圧縮歪みシリコン-ゲルマニウム合金からなっている。歪み層は、約５〜約１００ｎｍ（約５０〜約１０００Å）の範囲の厚み、例えば約３０ｎｍ（約３００Å）を超えない厚みを有している。特別な態様では、歪み層の厚みは約２０ｎｍ（約２００Å）を超えない。
基板は、シリコンおよびゲルマニウムのうちの少なくとも１つからなっている。一態様では、基板は、歪み半導体層の下に設けられている絶縁層を含む。別の態様では、基板は、歪み半導体層の下に設けられている緩和半導体層を含む。様々な態様で、基板は、緩和半導体層の下に設けられた、組成が傾斜している傾斜層をさらに含むことができる。この傾斜層は、ＩＩ族、ＩＩＩ族、ＩＶ族、Ｖ族およびＶＩ族の元素のうち少なくとも１つ、例えばシリコンおよびゲルマニウムのうち少なくとも１つからなる。傾斜層の組成は、約１０％より高いゲルマニウム濃度となるまで傾斜しており、約０．５〜約１０．０μｍの範囲の厚みを有している。
スクリーン層を堆積させるステップは、化学蒸着を含む。一態様では、スクリーン層は、例えば酸化シリコン、酸窒化シリコン、酸化シリコンゲルマニウムまたは酸化ゲルマニウムからなる群から選択される酸化物層からなっている。スクリーン層は、約２ｎｍ〜約３０ｎｍ（約２０〜約３００Å）の範囲の厚みを有している。
様々な態様で、この方法は、半導体構造にドーパントを導入することをさらに含み、この場合、スクリーン層は、ドーパントを散乱させることおよびドーパントのエネルギーを低減させることのうち少なくとも１つによって、構造の少なくとも一部分へのドーパントの導入に影響を与える。この方法は、構造に熱アニールを施すことも含んでおり、この場合、スクリーン層は、ドーパントが基板の少なくとも一部分から外へ拡散することを防止する。
一態様では、スクリーン層を堆積する前に、例えば急速熱酸化によって、酸化物層を歪み半導体層の最上面の一部分上に成長させる。酸化物層の厚みは約０．５ｎｍ〜約３ｎｍ（約５〜約３０Å）の範囲にある。
別の態様では、一般に、構造を形成する方法は、基板上に歪み半導体層を形成すること、この歪み半導体層の最上面の少なくとも一部分上にパッド酸化物層を堆積させること、およびパッド酸化物層上にマスク層を形成することを含む。パッド酸化物層は、歪み半導体層中の応力によって導入された欠陥の形成を実質的に防ぐ。マスク層は、窒化シリコンからなっている。
一態様では、パッド酸化物層を堆積する前に、酸化物層を、例えば急速熱酸化によって、歪み半導体層の最上面の一部分上に成長させる。厚み酸化物層の厚みは、約０．５〜約３ｎｍ（約５〜約３０Å）の範囲にある。
本発明の上記態様の様々な例では、基板は、シリコンおよびゲルマニウムの少なくとも１つからなっている。一態様では、基板は、歪み半導体層の下に設けられている絶縁層を含む。別の態様では、基板は、歪み半導体層の下に設けられている緩和半導体層を含む。この態様の様々な例では、基板は、緩和半導体層の下に設けられた、組成が傾斜している傾斜層をさらに含む。傾斜層は、ＩＩ族、ＩＩＩ族、ＩＶ族、Ｖ族およびＶＩ族の元素のうち少なくとも１つ、例えばシリコンおよびゲルマニウムのうちの少なくとも１つからなっている。
傾斜層は、約１０％より高いゲルマニウム濃度まで組成傾斜しており、約０．５〜約１０．０μｍの範囲の厚みを有している。
歪み半導体層には引張り歪みを有していて、この歪み半導体層は、例えば、引張り歪みシリコンまたは引張り歪みシリコン-ゲルマニウム合金からなっている。別の態様では、歪み半導体層には圧縮歪みを有していて、この歪み半導体層は、例えば、圧縮歪みゲルマニウムまたは圧縮歪みシリコン-ゲルマニウム合金からなっている。このような歪み層は、約５〜１００ｎｍ（約５０〜約１０００Å）の範囲の、例えば約３０ｎｍ（約３００Å）を超えない厚みを有している。特別な態様では、歪み層の厚みは、約２０ｎｍ（約２００Å）を超えない。
様々な態様では、パッド酸化物層の堆積後、歪み半導体の厚みは実質的に変化していない。パッド酸化物層は、例えば化学蒸着によって堆積させることができる。パッド酸化物層は、酸化シリコン、酸窒化シリコン、酸化シリコンゲルマニウムまたは酸化ゲルマニウムからなり、約５〜約５０ｎｍ（約５０〜約５００Å）の範囲の厚みを有している。
図面においては基本的に、各図面を通じて同じ参照符号が同じ部分を示す。また、図面の縮尺を評価する必要はなく、その代わりに本発明の原理を例示することを重視している。以下において、本発明の様々な態様を図面に基づいて説明する。
本発明の様々な態様で、半導体基板上に堆積させた層は、従来の方法で成長させる層に代えて用いることができ、これにより基板表面材料の消費が減少する。本発明が有する様々な特徴は、例えば基板内および／または基板上のＳｉ、Ｓｉ１−ｘＧｅｘおよび／またはＧｅ層を含むＭＯＳデバイスを利用する応用に極めてよく適するものである。「ＭＯＳ」という用語は、ここでは、少なくとも絶縁層によって半導体チャンネル層から隔離されている導電体ゲートを備えている半導体デバイスを一般的に指す。「ＳｉＧｅ」、「Ｓｉ１−ｘＧｅｘ」および「Ｓｉ１−ｙＧｅｙ」は、シリコン-ゲルマニウム合金を指す。
図１Ａに、本発明の使用に適したエピタキシャルウェハ１００を示す。この図を参照すると、符号１０１で全体を示す複数の層が、基板１０６上に設けられていて、かつ歪み層１０２および緩和層１０４を含む。基板１０６は、半導体、例えばシリコン、例えばＳｉＯ２のような絶縁体上に堆積させたシリコンまたはシリコン-ゲルマニウム 合金からなっている。一実施態様では、層１０１は、基板１０６上でエピタキシャル成長している。この態様では、層１０１および基板１０６を、合わせて「バーチャル基板」と呼ぶことができる。
以下、引張り歪みを有している歪み層１０２について議論するが、歪み層１０２は、引張り歪みを有していても圧縮歪みを有していてもよい。歪み層１０２は、それを形成する材料の平衡格子定数とは異なる格子定数を有しており、引張り歪みを有していても圧縮歪みを有していてもよい。また、緩和層１０４は、それを形成する材料の平衡格子定数と等しい格子定数を有している。引張り歪み層１０２は、緩和層１０４と境界面１０８を共有している。
基板１０６および緩和層１０４は、ＩＩ族、ＩＩＩ族、ＩＶ族、Ｖ族およびＶＩ族の元素の様々な組合せを含む様々な材料系から形成することができる。例えば、基板１０６および緩和層１０４のそれぞれは、ＩＩＩ−Ｖ化合物からなっている。基板１０６は、ガリウムヒ素（ＧａＡｓ）からなっており、緩和層１０４は、インジウムガリウムヒ素（ＩｎＧａＡｓ）またはアルミニウムガリウムヒ素（ＡｌＧａＡｓ）からなっている。これらの例は、単に例示的なものであって、別の多くの材料系が適している。
様々な態様で、緩和層１０４は、例えば、０．１＜ｘ＜０．９の範囲のＧｅを含有していてかつ例えば０．２〜２μｍの厚みＴ１を有する均一な組成のＳｉ１−ｘＧｅｘからなっている。一態様では、Ｔ１は約１．５μｍである。
歪み層１０２は、半導体、例えばＩＩ属、ＩＩＩ族、ＩＶ族、Ｖ族およびＶＩ族の元素の少なくとも１つからなっている。歪み半導体層１０２は、例えばＳｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、インジウムリン（ＩｎＰ）および／または亜鉛セレン（ＺｎＳｅ）からなっている。いくつかの態様では、歪み半導体層１０２は、Ｇｅ約１００％からなっており、圧縮歪みを有している。Ｇｅ１００％ からなっている歪み半導体層１０２は、例えば緩和層１０４上に形成されており、この緩和層１０４は、例えば５０〜９０％（つまりｘ＝０．５〜０．９）、好ましくは７０％（つまりｘ＝０．７）のＧｅ含有量を有する均一なＳｉ１−ｘＧｅｘを含有している。
様々な態様で、引張り歪み層１０２はシリコンから形成されている。引張り歪み層１０２は、例えば５〜１００ｎｍ（５０〜１０００Å）の厚みＴ２を有している。特別な態様では、厚みＴ２は、約３０ｎｍ（約３００Å）より小さく、好ましくは２０ｎｍ（２００Å）より小さい。歪み層１０２がシリコン以外の材料からなっている態様では、薄いシリコンキャップ層を、歪み層１０２上に堆積させる。このシリコンキャップ層は、例えば約０．５〜約５ｎｍ（約５〜約５０Å）の範囲の厚みを有している。
緩和層１０４および歪み層１０２からなっているエピタキシャル成長層１０１は、あらゆる適切なエピタキシャル堆積システムを用いて成長させることができ、そのシステムには、常圧ＣＶＤ（ＡＰＣＶＤ）、低圧（もしくは減圧）ＣＶＤ（ＬＰＣＶＤ）、超高真空ＣＶＤ（ＵＨＶＣＶＤ）分子線ビームエピタキシ（ＭＢＥ）または原子層堆積（ＡＬＤ）が含まれるが、システムはこれらに限定されることはない。エピタキシャル成長システムには、シングルウェハバッチ反応装置またはマルチウェハバッチ反応装置を用いることができる。成長システムは、層成長速度を増大させるために、低エネルギープラズマを利用することもできる。
製造上の利用において体積エピタキシ法に対して使用される適切なＣＶＤシステムは、通常、例えばApplied Materials（Santa Clara、CA）のEPI CENTURAシングルウェハマルチチャンバシステムまたはASM International（Bilthoven、オランダ）のEPSILONシングルウェハエピタキシャル反応装置を含む。
ＣＶＤプロセスにおいて、エピタキシャル成長を得る場合には、ソースガスをチャンバに導入する。このソースガスは、少なくとも１種の前駆体ガスおよび例えば水素のようなキャリアガスを含む。本発明において層がＳｉから形成されている態様では、例えばシラン、ジシラン、トリシランまたはジクロロシラン（ＤＣＳ）、トリクロロシラン（ＴＣＳ）または四塩化シリコンのようなシリコン前駆体ガスを使用することができる。これに対して、本発明において層がＧｅから形成されている態様では、例えばゲルマン（ＧｅＨ４）、ジゲルマン、四塩化ゲルマニウムまたはジクロロゲルマンのようなゲルマニウム前駆体ガス、もしくは別のＧｅ含有前駆体を使用することができる。最後に、層がＳｉＧｅ合金から形成されている態様では、シリコンおよびゲルマニウム前駆体ガスの様々な割合での組合せが使用される。
歪み層１０２が、実質的にＳｉ１００％からなる態様では、歪み層１０２は、Ｇｅソースガスに晒されない堆積装置の専用チャンバ内で形成することができ、これにより、交差汚染が回避され、歪み層１０２と緩和層１０４との間の境界面１０８の品質が向上する。さらに、歪み層１０２を、同位体に関して純粋な１種または複数のシリコン前駆体から形成することができる。同位体に関して純粋なＳｉは、従来のＳｉよりも良好な熱伝導率を有している。高い熱伝導率は、歪み層１０２上に続いて形成されるデバイスからの熱の発散を助成し、これにより歪み層１０２によって高められたキャリアの移動度が維持される。
様々な態様では、緩和層１０４および／または歪み層１０２を、後続のウェハボンディングの品質を向上させるために平坦化するもしくはスムージングすることができる。平坦化もしくはスムージングは、ＣＭＰによってまたは例えばエピタキシ法をベースとした方法によってその場で行うことができるが、別の方法も可能である。平坦化の後、緩和層１０４は、１ｎｍ二乗平均平方根（ＲＭＳ）より小さな表面粗さを、歪み層１０２は、例えば０．５ナノメートル（ｎｍ）二乗平均平方根（ＲＭＳ）より小さな表面粗さを有している。
図１Ｂを参照すると、別の態様で、本発明に適用可能なエピタキシャルウェハ２００は、図１Ａで示した層に加えて設けられた層も含む。この態様では、まとめて符号２０２で示した複数の層が、例えばシリコンから形成されている半導体基板２０４上に設けられている。複数の層２０２は、例えばＡＰＣＶＤ、ＬＰＣＶＤまたはＵＨＶＣＶＤによってエピタキシャル成長させている。複数の層２０２および基板２０４を、共に合わせて「バーチャル基板」と呼ぶことができる。
複数の層２０２は、基板２０４上に設けられており、約０．１μｍ〜約１０μｍの範囲の厚みＴ３を有する傾斜層２０６を含む。前述の緩和層１０４は、傾斜層２０６上に設けられている。
一態様では、傾斜層２０６は、ＳｉおよびＧｅからなっており、例えば厚み１μｍあたり１０％のＧｅ傾斜率を有していてかつ約２μｍ〜約９μｍの範囲の厚みを有している。別の態様では、傾斜層２０６は、ＳｉおよびＧｅからなっており、例えば厚み１μｍあたり約５％より大きな、通常５％Ｇｅ／μｍ〜１００％Ｇｅ／μｍより大きな範囲、 好ましくは５％Ｇｅ／μｍ〜５０％Ｇｅ／μｍの範囲のＧｅ傾斜率を有しており、最終Ｇｅ含有量は約１０％〜約１００％となっている。傾斜層の全体の傾斜率は、通常、層全体の厚みに対するＧｅの全変化率として規定されるが、傾斜層の一部内での「局所傾斜率」は、この全体の傾斜率とは異なる。例えば、０％Ｇｅ〜１０％Ｇｅの傾斜を有する１μｍの領域（１０％Ｇｅ／μｍの局所傾斜率）と、１０％Ｇｅ〜３０％Ｇｅの傾斜を有する１μｍの領域（２０％Ｇｅ／μｍの局所傾斜率）とを含む傾斜層は、１５％Ｇｅ／μｍの全体の傾斜率を有することになる。よって、緩和傾斜層は、必ずしも線形の傾斜率を有していなくともよく、異なる局所傾斜層を有するより小さな領域を有していることができる。様々な態様で、傾斜層２０６は、例えば８７３〜１４７３Ｋ（６００〜１２００℃）で成長させる。例えば１１７３Ｋ（９００℃）を超えるような高い成長温度は、成長速度を速める一方で貫通転位の核生成を最小化するので好ましい。参照によりその全体が本発明に組み込まれている米国特許第５２２１４１３号明細書の概略を参照。
なお図１Ｂを参照すると、いくつかの態様では、半導体材料を含む圧縮歪み層２０８が、緩和層１０４上に設けられている。一態様では、圧縮歪み層２０８は、緩和(Ｓｉ１−ｘＧｅｘ)キャップ層のＧｅ含有量（ｘ）より高い、例えば０．２５＜ｙ＜１の範囲のＧｅ含有量（ｙ）を有するＳｉ１−ｙＧｅｙのようなＩＶ族元素からなる。圧縮歪み層２０８は、Ｇｅを例えば１〜１００％、好ましくは４０％より大きな割合で含有していることができ、約１〜約５０ナノメートル（約１０〜約５００オングストローム（Å））、好ましくは２０ｎｍ（２００Å）より小さな厚みＴ４を有している。いくつかの態様では、圧縮歪み層２０８は、少なくとも１種のＩＩＩ族および１種のＶ族元素、例えばインジウムガリウムヒ素、インジウムガリウムリンまたはガリウムヒ素からなっている。別の態様では、圧縮歪み層１６０は、少なくとも１種のＩＩ族および１種のＶＩ族元素、例えば亜鉛セレン、硫化亜鉛、テルル化カドミウムまたはテルル化水銀からなっている。
なおも図１Ｂを参照すると、一態様では、引張り歪み層１０２が、圧縮歪み層２０８上に設けられており、この圧縮歪み層２０８との間の境界面２１０を共有している。別の態様では、圧縮歪み層２０８は、引張り歪み層１０２の下ではなく上に設けることができる。また別の態様では、圧縮歪み層２０８はなく、その代わりに引張り歪み層１０２が緩和層１０４上に設けられており、これらの層が境界面を共有している。さらに別の態様では、緩和された一定組成の再成長層（図示せず）が、緩和層１０４上に設けられていて、緩和層１０４と境界面を共有しており、さらに引張り歪み層が、その一定組成の再成長層上に設けられていて、この層と境界を共有している。再成長層は、例えば均一組成を有するＳｉ１−ｘＧｅｘからなっており、例えばＧｅを１〜１００％含有していて、例えば０．０１〜２μｍの厚みを有している。
様々な態様では、上に複数の層２０２が設けられている基板２０６は、１０４〜１０５ｃｍ−２の貫通転位密度を有している。
図１Ｃを参照すると、別の態様で、本発明に適用可能なエピタキシャルウェハ３００は、ストレインドセミコンダクタ-オン-セミコンダクタ、つまりＳＳＯＳ基板３０２であり、結晶半導体支持ウェハと接触して設けられている歪み層１０２を有している。支持ウェハは、シリコンのようなバルク半導体材料からなっている。歪み層１０２の歪みは、下に設けられている支持ウェハ３１０によって導入されているのではなく、歪み層１０２と支持ウェハ３１０との間のどのような格子不整合からも独立している。特別な態様では、歪み層１０２および支持ウェハ３１０は、同じ半導体材料、例えばシリコンからなっている。支持ウェハ３１０は、歪みがない状態での歪み層１０２の格子定数に等しい格子定数を有している。歪み層１０２は、約１０−３より大きな歪みを有している。歪み層１０２は、エピタキシ法によって形成されていて、約２〜約１００ｎｍ（約２０〜約１０００Å）の範囲の厚みＴ２を有しており、約１０％より良好な厚み均一性を有している。様々な態様では、歪み層１０２は、約５％より良好な厚み均一性を有している。歪み層１０２は、２ｎｍ（２０Å）よりも小さい表面粗さを有している。
ＳＳＯＳ基板３０２は、米国特許出願第１０／４５６７０８号明細書、第１０／４５６１０３号明細書、第１０／２６４、９３５号明細書および第１０／６２９、４９８号明細書に記載されているように形成することができ、これら４つの出願のそれぞれの開示内容全体は、参照により本発明に組み込まれている。ＳＳＯＳ基板形成プロセスは、図１Ａを参照して前述したように、基板１０６上に歪み層１０２を形成することを含む。劈開面を、例えば緩和層１０４で規定する。歪み層１０２は、支持ウェハ３１０に接合することができ、劈開は、この劈開面で導入される。歪み層１０２上に残る緩和層１０４の一部を、例えば酸化および／または湿式エッチングによって除去する。
本発明に適したエピタキシャルウェハの別の態様は、ストレインドセミコンダクタ-オン-インシュレータ（ＳＳＯＩ）ウェハ４００である。図１Ｄを参照すると、ＳＳＯＩウェハ４００は、絶縁体、例えば半導体基板４０２上に形成された誘電体層４１０の上に設けられた歪み層１０２を有している。ＳＳＯＩウェハ４００は、ＳＳＯＳウェハ３００の形成に関して前述した方法と同じ方法で形成することができる。誘電体層４１０は、例えばＳｉＯ２からなっている。一態様では、誘電体層４１０は、純粋なＳｉＯ２の融点Ｔｍより高い融点（Ｔｍ）、つまり１９７３Ｋ（１７００℃）より高い融点を有している材料からなっている。このような材料の例は、窒化ケイ素（Ｓｉ３Ｎ４）、酸化アルミニウムおよび酸化マグネシウムを含む。別の態様では、誘電体層４１０は、ＳｉＯ２の誘電定数よりも高い誘電定数を有する高誘電率材料、例えば酸化アルミニウム（Ａ１２Ｏ３）、酸化ハフニウム（ＨｆＯ２）またはハフニウムシリケート（ＨｆＳｉＯＮまたはＨｆＳｉＯ４）からなっている。半導体基板４０２は、例えばＳｉ、Ｇｅ、またはＳｉＧｅのような半導体材料からなっている。歪み層１０２は、例えば約５〜約１００ｎｍ（約５０〜約１０００Å）の範囲の厚みＴ２を有しており、約５％より良好な厚み均一性と、約２ｎｍ（約２０Å）より小さい表面粗さとを有している。誘電体層４１０は、例えば５０〜３００ｎｍ（５００〜３０００Å）の範囲から選択される厚みＴ５を有している。一態様では、歪み層１０２は、以下の１つ以上の材料特性を有するＳｉを約１００％またはＧｅを約１００％含む。その特性とは、例えば０〜１０５ｃｍ−１のミスフィット転位密度、約１０〜１０７転位／ｃｍ２の貫通転位密度、約０．０１〜１ｎｍＲＭＳの表面粗さ、所望の厚みの平均の約±１０％より良好なＳＯＩ基板４００に沿った厚み均一性、および約２０ｎｍ（約２００Å）より小さい厚みＴ２である。一態様では、ＳＳＯＩ基板４００は、所望の厚みの平均の約±５％より良好な厚み均一性を有している。
一態様では、誘電体層４１０は、ＳｉＯ２の融点よりも高い融点Ｔｍを有している。後続のプロセス、例えばＭＯＳＦＥＴ形成中、ＳＳＯＩ基板４００は、高温、つまり１３７３Ｋ（１１００℃）までの温度に晒される。温度を高くすると、歪み層１０２と誘電体層４１０との間の境界面４３０での、歪み層１０２の緩和が生じる。しかし、１９７３Ｋ（１７００℃）より高いＴｍを有する誘電体層を使用することで、ＳＳＯＩ基板が高温に晒される場合に、歪み層１０２と誘電体層４１０との間の境界面４３０での歪み層１０２の緩和の回避が助成される。
別の態様では、歪み層１０２のミスフィット転位密度は、その初期のミスフィット転位密度よりも低い。この初期の転位密度は、例えば歪み層１０２の最上面４４０にエッチングを施すことによって低められている。このエッチングは、湿式エッチング、例えば、ＲＣＡのＳＣ１、つまり過酸化水素、水酸化アンモニウムおよび水（Ｈ２Ｏ２＋ＮＨ４ＯＨ＋Ｈ２Ｏ）を用いて行う標準的なマイクロエレクトロニクスのクリーニングステップであってよく、これにより、３５３Ｋ（８０℃）でシリコンが除去される。
図２Ａを参照すると、本発明の一態様では、スクリーン層５００が、半導体ウェハ５５０の歪み層１０２上に形成されている。ウェハ５５０は、前述のウェハ１００、２００、３００、４００のうちのいずれであってもよい。スクリーン層５００は、酸素を含有している誘電体層、例えば酸化物層からなっており、約２〜約３０ｎｍ（約２０〜約３００Å）の範囲の厚みＴ４を有している。その酸化物には、酸化シリコン（ＳｉＯ２）、酸窒化シリコン(窒化ＳｉＯ２）、シリコンゲルマニウム（ＳｉＧｅＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ゲルマニウム（ＧｅＯ２）が含まれるが、これらに限定されることはない。一態様では、スクリーン層５００は、窒化シリコンまたは高誘電率誘電体材料のような別の誘電体材料である。別の態様では、スクリーン層５００は、例えばＡＰＣＶＤ、ＬＰＣＶＤまたはＰＥＣＶＤのようなＣＶＤを含む堆積によって、もしくはスパッタリングのような物理的堆積法によって形成される。別の態様では、スクリーン層５００は、原子層堆積（ＡＬＤ）によって形成される。従来の成長プロセスではなく、堆積によってスクリーン層５００を形成することによって、堆積中にスクリーン層によって歪み層１０２の材料が不都合に消費されることが実質的に回避される。
スクリーン層５００の形成後、ドーパント５６０を、ウェハ５５０の成分層５７０に導入し、例えば図１Ａに示す歪み層１０２および緩和層１０４にｎウェルまたはｐウェルのような、ＣＭＯＳデバイスのための造作を形成する。ドーパント５６０は、ｎ型またはｐ型である。例えば、歪み層１０２がＳｉのようなＩＶ族の材料からなる態様では、例えば、ヒ素（Ａｓ）、リン（Ｐ）またはアンチモン（Ｓｂ）のようなｎ型ドーパントを使用することができる。別の態様では、ｐ型ドーパントは、ホウ素（Ｂ）またはインジウム（Ｉｎ）からなる。ドーパント５６０は、イオン注入によって導入することができる。イオン注入中、スクリーン層５００が、金属粒子を含む粒子による汚染に対してより有効な保護を提供する。さらに、スクリーン層５００は、注入中にドーパント５６０を散乱させることによって、 このドーパント５６０の導入に対して影響を与え、イオンチャネリングが生じる可能性を減少させる。ドーパント５６０の導入に続いて、ウェハ５５０にアニールを施す。アニールステップ中、スクリーン層５００は、ドーパント５６０が複数の層５７０から外へ拡散するのを防ぐ。
図２Ｂを参照すると、さらに別の態様では、スクリーン層５００の形成前に、酸化物層５８０を、例えば急速熱酸化によって歪み層１０２上に成長させることができる。酸化物層５８０は、例えばＳｉＯ２、窒化ＳｉＯ２、ＳｉＧｅＯ２またはＧｅＯ２からなっており、約０．５〜約３ｎｍ（約５〜約３０Å）の範囲の比較的小さな厚みＴ６を有している。酸化物層５８０が比較的薄いので、その成長によって、過剰な量の歪み層１０２が消費されることはない。シリコン上に成長させた酸化物層は、典型的には、成長させた酸化物の厚みの約半分に等しいシリコン厚みを消費する。例えば、歪み層１０２が主としてＳｉである場合には、２ｎｍ（２０Å）の厚みＴ５を有する酸化物層５８０の成長によって、歪み層１０２の１ｎｍ（１０Å）が消費される。スクリーン層５００の形成前に酸化物層５８０を成長させることは、いくつかの態様で望ましい。例えば、酸化物層５８０は歪み層１０２に、ＣＶＤ、つまり従来の熱成長プロセスほどはクリーンでないプロセスに先立ち、クリーンな保護性のコーティングを提供する。
いくつかの態様では、スクリーン層５００を、デバイスプロセス中の別の時点で形成することができる。例えば、スクリーン層５００を、ソースおよびドレインの注入またはゲート誘電体形成前のスレッショールド注入に先立ち形成することができる。
図３Ａを参照すると、さらに別の態様では、パッド酸化物層６００を、ＳＴＩプロセスの一部として、半導体ウェハ６５０の歪み層１０２上に形成することができ、この場合、パッド酸化物層６００は、ＳＴＩ形成のための窒化シリコントレンチマスク層の下の、応力緩和下層として使用する。ウェハ６５０は、図１Ａ〜１Ｄで参照して前述したウェハ１００、２００、３００または４００のいずれであってもよい。パッド酸化物層６００は、例えば、ＡＰＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤまたは高密度プラズマ（ＨＤＰ）堆積のようなＣＶＤによって形成することができる。パッド酸化物層６００は、ＳｉＯ２、窒化ＳｉＯ２、ＳｉＧｅＯ２またはＧｅＯ２のような酸化物からなっており、例えば約５〜約５０ｎｍ（約５０〜約５００Å）の範囲の厚みＴ７を有している。パッド酸化物層６００を従来の熱成長によって形成した場合、約２．５〜２５ｎｍ（約２５〜２５０Å）の下層の歪み層１０２を消費する。これに対し、パッド酸化物層６００を堆積させた場合には、下層の歪み層１０２は実質的に消費されない。
様々な態様で、パッド酸化物層６００の形成後、マスク層６６０がその上に形成される。マスク層６６０は、窒化シリコンのような窒化物層からなっていて、ＬＰＣＶＤ、ＰＥＣＶＤ、ＡＰＣＶＤまたはＨＤＰＣＶＤのようなＣＶＤによって形成することができる。マスク層６００は、約５０〜約２００ｎｍ（約５００〜約２０００Å）の範囲の厚みＴ７を有している。マスク層６６０の形成前にパッド酸化物層６００を形成することによってマスク層６６０と歪み層１０２との間の応力によって生じる歪み層１０２内の欠陥の生成を防ぐことができる。
次に、デバイスを隔離するために後続のステップを行う。マスク層６６０およびパッド酸化物層６００は、フォトリソグラフィおよびエッチングによってパターン形成することができる。マスク層６６０およびパッド酸化物層６００にパターン形成した後、基板６５０の露出した部分およびその成分層６７０の下層部分をエッチングして、トレンチを画定する（図示せず）。線状に広がる酸化物は、酸化または堆積によって形成することができ、トレンチは堆積された誘電体で充填されＳＴＩ形成が完了する。
図３Ｂを参照すると、さらに別の実施態様では、酸化物層７００を、パッド酸化物層６００の形成前に、例えば急速熱酸化によって歪み層１０２上に成長させるとができる。 酸化物層７００は、例えばＳｉＯ２、ＳｉＧｅＯ２またはＧｅＯ２からなっており、例えば約０．５〜約３ｎｍ（約５〜約３０Å）の範囲の比較的小さな厚みＴ８を有している。酸化物層７００が比較的薄いので、その成長によって過剰量の歪み層１０２が消費されることはない。パッド酸化物層６００の堆積前に、酸化物層７００を成長させることによって、歪み層１０２は、場合によってはクリーンでない堆積プロセスから保護される。
上述の図に示す構造は、ｎ型金属-酸化物-半導体電界効果トランジスタ（ｎＭＯＳＦＥＴ）、ｐ型ＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）およびＣＭＯＳデバイスのようなデバイスを形成するために、さらに処理される。
本発明は、本発明を本質的に特徴付ける精神から逸脱することがなければ、さらに別の特定な形態で実施することができる。したがって、上で説明した実施態様は、あらゆる点で例示的であり、本明細書で説明した本発明を制限するものではない。
本発明の実施態様による半導体構造の製造に適した基板の概略的な横断面図である。 本発明の実施態様による半導体構造の製造に適した別の基板の概略的な横断面図である。 本発明の実施態様による半導体構造の製造に適したさらに別の基板の概略的な横断面図である。 本発明の実施態様による半導体構造の製造に適したさらに別の基板の概略的な横断面図である。 本発明の実施態様による半導体基板の概略的な横断面図であって、この半導体基板上にスクリーン層が形成されている。 本発明の実施態様による別の半導体基板の概略的な横断面図であって、この半導体基板上にスクリーン層が形成されている。 本発明の実施態様による、半導体基板の概略的な横断面図であって、この半導体基板の上にパッド酸化物層が形成されている。 本発明の実施態様による、別の半導体基板の概略的な横断面図であって、この半導体基板の上にパッド酸化物層が形成されている。

Claims (80)

  1. 半導体構造を形成する方法であって、
    組成が傾斜している傾斜層を含む基板上に歪み半導体層を形成し、該歪み半導体層が、積層された引張り歪みシリコン層および圧縮歪みシリコン-ゲルマニウム合金層を含み、
    該歪み半導体層の最上面の少なくとも一部分上にスクリーン層を堆積し、
    酸化物層からなるスクリーン層を介して半導体構造内にドーパントを導入し、
    前記半導体構造を処理して、その上に少なくとも部分的にＣＭＯＳデバイスを形成し、前記ＣＭＯＳデバイスが、前記歪み半導体層を通るチャネルを有している、方法。
  2. 前記基板が、シリコンおよびゲルマニウムのうち少なくとも１つからなっている、請求項１に記載の方法。
  3. 前記引張り歪みシリコン層が、５ｎｍから１００ｎｍ（５０Åから１０００Å）の範囲の厚みを有している、請求項１に記載の方法。
  4. 前記引張り歪みシリコン層の厚みが３０ｎｍ（３００Å）を超えない、請求項３に記載の方法。
  5. 前記引張り歪みシリコン層の厚みが２０ｎｍ（２００Å）を超えない、請求項４に記載の方法。
  6. 前記スクリーン層の堆積により、前記歪み半導体層の厚みが変化しない、請求項３に記載の方法。
  7. 前記基板が、前記歪み半導体層の下に設けられている緩和半導体層を含む、請求項１に記載の方法。
  8. 前記組成が傾斜している傾斜層が、前記緩和半導体層の下に設けられている、請求項７に記載の方法。
  9. 前記傾斜層が、ＩＩ族、ＩＩＩ族、ＩＶ族、Ｖ族およびＶＩ族の元素のうち少なくとも１つからなる、請求項８に記載の方法。
  10. 前記傾斜層が、シリコンおよびゲルマニウムのうち少なくとも１つからなる、請求項９に記載の方法。
  11. 前記傾斜層の組成が、１０％より高いゲルマニウム濃度まで傾斜している、請求項１０に記載の方法。
  12. 前記傾斜層の厚みが０．５μｍから１０．０μｍの範囲にある、請求項１１に記載の方法。
  13. 前記スクリーン層を堆積するステップが化学蒸着を含む、請求項１に記載の方法。
  14. 前記スクリーン層が、酸化シリコン、酸窒化シリコン、酸化シリコンゲルマニウムおよび酸化ゲルマニウムからなる群から選択される、請求項１に記載の方法。
  15. 前記スクリーン層が、２ｎｍから３０ｎｍ（２０Åから３００Å）の範囲の厚みを有している、請求項１に記載の方法。
  16. 前記スクリーン層が、ドーパントを散乱させることおよびドーパントのエネルギーを低減させることのうち少なくとも１つによって、前記構造の少なくとも一部分へのドーパントの導入に影響を与える、請求項１に記載の方法。
  17. 前記構造に熱アニールを施すステップであって、前記スクリーン層が、前記構造の少なくとも一部からドーパントが外へ拡散することを防止するステップを含む、請求項１６に記載の方法。
  18. 前記スクリーン層の堆積前に、前記歪み半導体層の最上面の一部分上に酸化物層を成長させるステップを含む、請求項１に記載の方法。
  19. 前記酸化物層を急速熱酸化によって成長させる、請求項１８に記載の方法。
  20. 前記酸化物層の厚みが０．５ｎｍから３ｎｍ（５Åから３０Å）の範囲にある、請求項１９に記載の方法。
  21. 半導体構造を形成する方法であって、
    基板上に、積層された引張り歪みシリコン層および圧縮歪みシリコン−ゲルマニウム合金層を含む歪み半導体層を形成し、
    前記歪み半導体層の最上面の少なくとも一部上に酸化物層を成長させ、
    前記酸化物層上にパッド酸化物層を堆積し、
    前記パッド酸化物層上にマスク層を形成することを含み、
    前記パッド酸化物層が、応力によって導入された歪み半導体層中の欠陥の生成を防止する、方法。
  22. 前記マスク層が窒化シリコンからなる、請求項２１に記載の方法。
  23. 前記酸化物層を急速熱酸化によって成長させる、請求項２１に記載の方法。
  24. 酸化物層の厚みが０．５ｎｍから３ｎｍ（５Åから３０Å）の範囲にある、請求項２１に記載の方法。
  25. 前記基板がシリコンおよびゲルマニウムのうち少なくとも１つからなっている、請求項２１に記載の方法。
  26. 前記引張り歪みシリコン層が５ｎｍから１００ｎｍ（５０Åから１０００Å）の範囲の厚みを有している、請求項２１に記載の方法。
  27. 前記引張り歪みシリコン層の厚みが３０ｎｍ（３００Å）を超えない、請求項２６に記載の方法。
  28. 前記引張り歪みシリコン層の厚みが２０ｎｍ（２００Å）を超えない、請求項２７に記載の方法。
  29. パッド酸化物層の堆積により、前記歪み半導体層の厚みが変化しない、請求項２６に記載の方法。
  30. 前記基板が、前記歪み半導体層の下に設けられている絶縁層を含む、請求項２１に記載の方法。
  31. 前記基板が、前記歪み半導体層の下に設けられている緩和半導体層を含む、請求項２１に記載の方法。
  32. 前記基板が、前記緩和半導体層の下に設けられている組成が傾斜している傾斜層をさらに含む、請求項３１に記載の方法。
  33. 前記傾斜層が、ＩＩ族、ＩＩＩ族、ＩＶ族、Ｖ族およびＶＩ族の元素のうち少なくとも１つからなる、請求項３２に記載の方法。
  34. 前記傾斜層が、シリコンおよびゲルマニウムのうち少なくとも１つからなる、請求項３３に記載の方法。
  35. 前記傾斜層の組成が、１０％より高いゲルマニウム濃度まで傾斜している、請求項３４に記載の方法。
  36. 前記傾斜層の厚みが０．５μｍから１０．０μｍの範囲にある、請求項３２に記載の方法。
  37. 前記パッド酸化物層を堆積させるステップが、化学蒸着を含む、請求項２１に記載の方法。
  38. 前記パッド酸化物層が、酸化シリコン、酸窒化シリコン、酸化シリコンゲルマニウムおよび酸化ゲルマニウムからなる群から選択される、請求項２１に記載の方法。
  39. 前記パッド酸化物層が、５ｎｍから５０ｎｍ（５０Åから５００Å）の範囲の厚みを有している、請求項２１に記載の方法。
  40. 半導体構造を形成する方法であって、
    基板上に、積層された引張り歪みシリコン層および圧縮歪みシリコン−ゲルマニウム合金層を含む歪み半導体層を形成し、
    前記歪み半導体層上に、酸化物を含むスクリーン層を堆積し、
    前記スクリーン層を通して、前記半導体構造中にｎ型またはｐ型ドーパントを導入し、該スクリーン層が、ドーパントを散乱させることおよびドーパントのエネルギーを低減させることのうち少なくとも１つによって、前記構造の少なくとも一部内へのドーパントの導入に作用する、方法であって、
    前記基板が、歪み半導体層の下に設けられた緩和半導体層、および該緩和半導体層の下に設けられた組成傾斜層を含む、方法。
  41. 前記基板が、シリコンおよびゲルマニウムの少なくとも１つを含む、請求項４０に記載の方法。
  42. 前記引張り歪みシリコン層が、５〜１００ｎｍ（５０〜１０００Å）の範囲の厚みを有する、請求項４０に記載の方法。
  43. 前記引張り歪みシリコン層の厚みが３０ｎｍ（３００Å）を超えない、請求項４２に記載の方法。
  44. 前記歪み半導体層の厚みが、スクリーン層の堆積後、変化していない、請求項４２に記載の方法。
  45. 前記傾斜層が、シリコンおよびゲルマニウムの少なくとも１つを含む、請求項４０に記載の方法。
  46. 前記傾斜層が、ゲルマニウム１０％の濃度まで傾斜している、請求項４５に記載の方法。
  47. 前記スクリーン層を堆積するステップが、化学蒸着を含む、請求項４０に記載の方法。
  48. 前記スクリーン層が、二酸化シリコン、酸窒化シリコン、酸化シリコンゲルマニウム、酸化ゲルマニウムからなる群から選択される、請求項４０に記載の方法。
  49. 前記スクリーン層が、２〜３０ｎｍ（２０〜３００Å）の範囲の厚みを有する、請求項４０に記載の方法。
  50. 前記構造に熱アニールを施すことをさらに含み、前記スクリーン層が、前記ドーパントが基板の少なくとも一部から外へ拡散することを防止する、請求項４０に記載の方法。
  51. 前記スクリーン層の堆積前に、前記歪み半導体層の最上面の一部上に、酸化物層を成長させることをさらに含む、請求項４０に記載の方法。
  52. 前記酸化物層を、急速熱酸化によって成長させる、請求項５１に記載の方法。
  53. 前記酸化物層が、０．５〜３ｎｍ（５〜３０Å）の範囲の厚みを有する、請求項５２に記載の方法。
  54. 半導体構造を形成する方法であって、
    基板上に、積層された引張り歪みシリコン層および圧縮歪みシリコン−ゲルマニウム合金層を含む歪み半導体層を形成し、
    前記歪み半導体層の最上面の少なくとも一部上に、酸化物を含むスクリーン層を堆積し、
    前記スクリーン層を通して、半導体構造内にｎ型およびｐ型ドーパントを導入し、該スクリーン層が、前記ドーパントを散乱させることおよびドーパントのエネルギーを低下させることのうち少なくとも１つによって、前記構造の少なくとも一部内へのドーパントの導入に作用する、方法であって、
    前記基板が、前記歪み半導体層の下に設けられている絶縁層を含み、前記歪み半導体層の厚みが１００ｎｍ（１０００Å）を超えない、方法。
  55. 前記基板が、シリコンおよびゲルマニウムの少なくとも１つを含む、請求項５４に記載の方法。
  56. 前記引張り歪みシリコン層の厚みが、５〜１００ｎｍ（５０〜１０００Å）の範囲から選択される、請求項５４に記載の方法。
  57. 前記引張り歪みシリコン層の厚みが３０ｎｍ（３００Å）を超えない、請求項５６に記載の方法。
  58. 前記歪み半導体層の厚みが、前記スクリーン層の堆積後、変化しない、請求項５６に記載の方法。
  59. 前記スクリーン層を堆積するステップが、化学蒸着を含む、請求項５４に記載の方法。
  60. 前記スクリーン層が、二酸化シリコン、酸窒化シリコン、酸化シリコンゲルマニウムおよび酸化ゲルマニウムからなる群から選択される、請求項５４に記載の方法。
  61. 前記スクリーン層が、２〜３０ｎｍ（２０〜３００Å）の範囲の厚みを有する、請求項５４に記載の方法。
  62. 前記構造に熱アニールを施すことをさらに含み、前記スクリーン層が、前記ドーパントが前記基板の少なくとも一部から外へ拡散することを防止する、請求項５４に記載の方法。
  63. 前記スクリーン層の堆積前に、前記歪み半導体層の最上面の一部上に酸化物層を成長させることをさらに含む、請求項５４に記載の方法。
  64. 前記酸化物層を、急速熱酸化によって成長させる、請求項６３に記載の方法。
  65. 前記酸化物層の厚みが、０．５〜３ｎｍ（５〜３０Å）の範囲にある、請求項６４に記載の方法。
  66. 半導体構造を形成する方法であって、
    基板上に、積層された引張り歪みシリコン層および圧縮歪みシリコン−ゲルマニウム合金層を含む歪み半導体層を形成し、
    前記歪み半導体層の最上面の少なくとも一部上に、パッド酸化物層を堆積し、
    前記パッド酸化物層上にマスク層を形成し、該パッド酸化物層が、前記歪み半導体層中の、応力によって導入された欠陥の形成を防止する、方法であって、
    前記パッド酸化物層が、酸窒化シリコン、酸化シリコンゲルマニウムまたは酸化ゲルマニウムの少なくとも１つを含む、方法。
  67. 半導体構造を形成する方法であって、
    絶縁層を含む基板を設け、
    前記絶縁層上に、積層された引張り歪みシリコン層および圧縮歪みシリコン−ゲルマニウム合金層を含む歪み半導体層を形成し、
    前記歪み半導体層の最上面の少なくとも一部上に、酸化物層を含むスクリーン層を堆積し、
    前記スクリーン層を通して、前記半導体構造内にドーパントを導入し、
    前記半導体構造を処理してその上に少なくとも部分的にＣＭＯＳデバイスを形成し、前記ＣＭＯＳデバイスが、前記歪み半導体層を通るチャネルを有している、方法。
  68. 前記基板が、シリコンおよびゲルマニウムの少なくとも１つを含む、請求項６７に記載の方法。
  69. 前記引張り歪みシリコン層が、５〜１００ｎｍ（５０〜１０００Å）の範囲の厚みを有する、請求項６７に記載の方法。
  70. 前記引張り歪みシリコン層の厚みが３０ｎｍ（３００Å）を超えない、請求項６９に記載の方法。
  71. 前記引張り歪みシリコン層が２０ｎｍ（２００Å）を超えない、請求項７０に記載の方法。
  72. 前記歪み半導体層の厚みが、前記スクリーン層の堆積後、変化しない、請求項６９に記載の方法。
  73. 前記スクリーン層を堆積するステップが、化学蒸着を含む、請求項６７に記載の方法。
  74. 前記スクリーン層が、酸化シリコン、酸窒化シリコン、酸化シリコンゲルマニウムおよび酸化ゲルマニウムからなる群から選択される、請求項７３に記載の方法。
  75. 前記スクリーン層が、２〜３０ｎｍ（２０〜３００Å）の範囲の厚みを有する、請求項６７に記載の方法。
  76. 前記スクリーン層が、前記ドーパントを散乱させることおよび前記ドーパントのエネルギーを低下させることの少なくとも１つによって、前記構造の少なくとも一部内へのドーパントの導入に作用する、請求項６７に記載の方法。
  77. 前記構造に熱アニールを施すことをさらに含み、
    前記スクリーン層が、前記基板の少なくとも一部から外側へのドーパントの拡散を防止する、請求項７６に記載の方法。
  78. 前記スクリーン層の堆積後、前記歪み半導体層の最上面の一部上に酸化物層を成長させることをさらに含む、請求項６７に記載の方法。
  79. 前記酸化物層を、急速熱酸化によって成長させる、請求項７８に記載の方法。
  80. 前記酸化物層の厚みが、０．５〜３ｎｍ（５〜３０Å）の範囲にある、請求項７９に記載の方法。
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