JP2004519090A - 歪み表面チャネル及び歪み埋め込みチャネルmosfet素子のゲート技術 - Google Patents
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Abstract
Description
(優先権情報)
本願は、2000年8月7日に仮出願した米国特許出願第60/223,595号の優先権を主張する。
【0002】
(技術分野)
本発明は、歪み表面チャネル及び歪み埋め込みチャネルMOSFET素子のゲート技術に関する。
【0003】
(背景技術)
Si上の高品質緩和SiGe層の出現は、歪みにより強化されたキャリア・チャネルを備えた電解効果トランジスタ(FET)を実証した。この歪みはチャネルに組み込むことができるが、それは、チャネル層と緩和SiGe層との間のGe濃度の変化により発生する、チャネルと緩和SiGeとの間の格子不整合によるものである。例えば、緩和バッファ内の20%GeというGe濃度は十分に高く、薄い歪みSi層は、1000〜2900cm2/V−secもの高い電子移動度を示すことができる。また、チャネルにおけるGe濃度が、バッファにおけるGe濃度より高い場合は、正孔チャネル移動度を増強することができる。例えば、60〜70%Geという緩和バッファ濃度は、Geチャネル層を圧縮して歪ませることが可能であり、それにより極めて高い正孔移動度を生み出す場合もある。
【0004】
キャリア散乱の正確な物理的現象は、短チャネルFETにおいてはあまりよく分かっていないが、1つ明らかなことは、ゲート長が非常に短くても、これらの増強された移動度が素子性能の向上につながる、ということである。高速および異なる電力遅延積に加えて、歪みチャネルを用いることにより、新しいFET構造をSi系回路に組み込むことが可能になる。従って、Si系プラットフォームを用いることで、高性能、素子設計における新たな自由度、経済性が、多数の新しい回路および製品につながることが予想される。
【0005】
これらの新しい回路及び製品に関しては、金属−絶縁体−半導体(MIS)または、金属−酸化物−半導体(MOS)ゲート技術に基づく素子が最も興味深い。これらの素子が、SiVLSI製造においてすでに利用されているプロセスを非常に忠実に踏襲することできるからである。主に2種類の素子が特に興味深い。表面チャネル素子と埋め込みチャネル素子である。これらの例を、図1AおよびBに示す。
【0006】
図1Aは、歪みSi表面チャネル素子100の模式図の断面である。ここで、薄い歪みSi層102が、緩和SiGe仮想基板上に成長している。SiGe仮想基板は、SiGe傾斜バッファ105(図1Aに示すように)上の緩和SiGe104でも、Si基板106直上の緩和SiGeでも、SiO2などの絶縁体上の緩和SiGeでもよい。素子も、SiO2層108とゲート材料110とを含んでいる。
【0007】
図1Bは、歪みSi埋め込みチャネル素子112の模式図の断面である。ここで、SiGe層116と第2の歪みSi層120(ゲート酸化に用いられる)とが、歪みSiチャネル層114を覆っている。この構造も、傾斜SiGeバッファ層125と第2の緩和SiGe層126とを含んでいる。両素子構造において、ゲート酸化物122を成長または堆積するとともに、ゲート材料124を堆積し、(MOS)構造を形成している。歪みSiチャネルを備えた素子のみを、図1Aおよび1Bに示しているが、本発明は、緩和SiGeプラットフォーム上に製造された任意のヘテロ構造素子に適用可能である。例えば、ヘテロ構造歪みチャネルは、Geまたは下地SiGe仮想基板とは異なるGe含有のSiGeであってもよい。しかし、以下では、本発明を図1Aおよび1Bに図示した歪みSi素子の変形へ適用することを中心に説明する。
【0008】
ヘテロ構造素子のMOSゲートを形成するために、SiGeを埋め込みチャネル素子において直接酸化することが理想的であり、歪みSiを表面チャネル素子において直接酸化することが理想的である。残念なことに、両方の場合ともSi/SiGeヘテロ構造の性質のため、直接酸化プロセスが不十分になるという問題がある。
【0009】
まず、表面チャネル素子を検討する。Siが酸化されているため、得られたSiO2/Si界面における界面状態密度は低く、電気的に高品質界面が生じる。しかし、素子および回路製造の際の酸化および洗浄各プロセスはどれも、Si材料を消費する。従来のSi加工の際、Si消費に関しては、通常はあまり心配はない。というのは、製造プロセスの初期段階では任意の限界垂直寸法に比べて極僅かな材料しか消費しないからである。しかし、ここに説明する歪み表面チャネルFETの場合は、上部歪みSi層は通例、厚さ300Å未満であるため、洗浄及び酸化各ステップの際に過剰なSiを消費すると高移動度チャネルを除去してしまう。
【0010】
確かな解決方法の1つは、単に余分なSiを表面に堆積して、加工の際に行われるSiの除去に備えておくことである。しかし、チャネル歪みは、チャネルに高キャリア移動度をもたらし、Si層の厚さを制限する。極めて十分な厚さがあると、Si層は緩和し始め、Si/SiGe界面にミスフィット転位を生じる。この転位生成プロセスは、素子性能に対して2つの悪影響を及ぼす。第1には、Siの歪みが一部又は全部解除され、キャリア移動度の増強を低下させてしまう場合がある。第2には、転位がキャリアを散乱させて、キャリア移動度を低下させてしまう恐れがある。転位はまた、素子の歩留まり、信頼性、性能に影響する恐れもある。
【0011】
埋め込みチャネルの場合は、Si層厚さが埋め込まれているため、最初はより良い状況に見える。しかし、この場合、SiGeの直接酸化により、酸化物/SiGe界面で極めて高い界面状態密度となり、素子の性能が良くない。この分野での周知の解決方法は、埋め込みチャネル構造の表面に、薄いSi層を生成することである。この構造において、表面層を慎重に酸化して、上部Si層をほぼすべて消費する。しかし、未酸化Siの薄い層が残るため、酸化物に対する界面は、問題となる酸化物/SiGe界面ではなく、優れたSiO2/Si界面となる。この犠牲表面Si層が界面電子特性問題を解決するが、ここで構造には、上述と同様の限界がある。すなわち、犠牲Si層はSi加工の際に徐々にエッチングされることになるため、SiGeを露出し、上述したように界面の電気的性質の劣化を招いてしまう場合がある。
【0012】
(発明の開示)
本発明の一実施形態によれば、半導体構造が提供され、基板上の緩和Si1−xGex層と、その緩和Si1−xGex層上の歪みチャネル層と、犠牲Si1−yGey層とを含む。一態様において、犠牲Si1−yGey層が、誘電体層を設ける前に除去される。誘電体層が、MISFETのゲート誘電体を含む。これに代わる実施形態では、この構造は、Si1−yGeyスペーサ層とSi層とを含む。
【0013】
本発明の他の実施形態によれば、半導体素子の製造方法が提供され、半導体へテロ構造を設けるステップであって、このへテロ構造が、基板上の緩和Si1−xGex層と、この緩和Si1−xGex層上の歪みチャネル層と、Si1−yGey層とを有する、半導体へテロ構造を設けるステップと、Si1−yGey層を除去するステップと、誘電体層を設けるステップとを含む。誘電体層が、MISFETのゲート誘電体を含む。これに代わる実施形態では、このヘテロ構造は、SiGeスペーサ層とSi層とを含む。
【0014】
(発明を実施するための最良の形態)
貴重な表面Siの損失問題を解消するため、以前には考えられなかった革新的工程を採用することが可能である。事実、この分野の関心はすべて、素子と回路プロセスをどのように変えてSiの浪費を抑えるか、という考察が中心となっている。これらは確かに可能ではあるが、このような制約は、プロセスの自由度を極度に限定してしまい、従来のSiプロセスをさらに変更して、製造プロセスのコストを上昇させてしまうことになる。
【0015】
埋め込みチャネルと表面チャネル構造のための解決法は、所望の素子構造に倣って実際にもう1つのSiGe層を堆積することである(埋め込みチャネルへテロ構造において、酸化用犠牲Siを含んでいる)。この構造を図2Aおよび2Bに示す。
【0016】
図2Aは、本発明による、表面チャネル歪みMOS用出発ヘテロ構造200の模式図の断面である。この構造200は、Si基板202と、SiGe傾斜バッファ204と、緩和SiGe層206と、歪みSiチャネル層208とを含んでいる。図2Bは、埋め込みチャネル歪みSiMOS用出発ヘテロ構造214の模式図の断面である。この構造214は、Si基板216と、SiGe傾斜バッファ218と、緩和SiGe層220,230と、第1の歪みSiチャネル層222と、ゲート酸化物用第2の歪みSi層224とを含んでいる。
【0017】
これらの構造は、SiGeキャップ層210,226と任意のSiキャップ層212,228を付加した以外は、ゲートスタック形成前の図1Aおよび1Bに図示したものと同一である。SiGe層210,226は、素子層の下方にある緩和SiGe層に密接に格子整合しているため、基本的にはSiGe層の厚さには制限がない。このSiGe層厚さが、ゲート酸化前に除去される材料の厚さになり、酸化直前に歪みSi層が露出できるようになっている。あるいは、SiGeは、除去厚さよりも厚いため、選択除去できる。事実、後述するように、SiGeは、種々の従来Si系プロセスを用いて、Siに対して選択的に除去できる。そのため、Si素子及び回路製造プロセスの際に、貴重な歪みSiおよび/または犠牲歪みSiを消費する心配なく、洗浄と酸化の各工程を行うことができる。ただ必要なことは、重要なゲート酸化工程以前に完全に消費されてしまわないように、SiGeを十分に厚く作成することである。
【0018】
その他の選択肢は、さらに別のSi層212,228を、付加SiGe層210,226の上部に配置することである。加工設備の中には、表面上に、SiではなくSiGe、という考案が懸念要因となる場合もある。この場合は、上述のように、付加SiGe層の上部に別のSi層を堆積することが可能である。付加SiGe層のGe濃度を、仮想バッファの濃度よりも大きくなるように選択することにより、圧縮層を作成することができる。これにより、この付加した任意のSi層が臨界厚さよりも厚ければ、転位が素子層に移動することはない。この現象は、Si層が引張性であるために起きる。そのため、上部任意Si層に生じた転位は、バーガースベクトルを有し、転位は下方の圧縮層内に自由に移動することができない。上部任意Si層(Si層臨界厚さを超える場合)内での転位は、その下方にある層に貫通することはなく、そのため、所望する多くのSiを堆積することができる。事実、この任意のSiキャップ層は、この場合、まったく歪ませる必要はなく、完全に緩和させても、保護犠牲層として機能することができる。
【0019】
図3A〜3Dは、上述のゲート構造を利用した歪み表面チャネルMOS素子のためのプロセス手順を示す模式図である(任意の歪み表面層のない構造のためにプロセスを示している)。図3Aは、図2Aに示した初期Si/SiGeヘテロ構造200を示す。図3Bは、SiVLSIプロセスの初期工程を完了した後の構造を示し、そのSiVLSIプロセスは、湿式化学洗浄と酸化の各工程を含む場合もある。従って、図3Bにおいて、保護SiGeキャップ層210は、厚さが薄くなっている。これは層の一部が加工の際に消費されたためである。次に、保護SiGeキャップ層210の残りを選択的に除去して、下地Si層208を無傷の状態で露出させる。犠牲酸化工程と酸化物剥離をこの時点で行い、露出したSi表面の品質を向上させる。
【0020】
その結果得られた構造を図3Cに示す。図3Dは、ゲート酸化してゲート酸化物300を形成した後の最終的な素子構造を示しており、ゲート酸化工程の前に極微量のSiが消費された構造である。あるいは、この時点で、露出したSi表面上に、代替ゲート誘導体を堆積することも可能である。新しいSi表面は、多数の堆積ゲート誘電体を備えた高品質界面にとって重要であり、熱的成長SiO2ゲート誘電体にとっても同様に重要である。
【0021】
図4A〜4Dは、埋め込みチャネル素子用ゲート構造を利用したプロセス手順を示す模式図であり(任意の歪み表面層のない構造のためにプロセスを示している)、図2Bに示した初期Si/SiGeヘテロ構造214を用いている。このプロセス工程は、図3A〜3Dに示したものと同一であるが、最終的なヘテロ構造において、Siチャネル層222が、SiGeスペーサ層220によりゲート誘電体400から分離して、埋め込みチャネルを形成している。選択的プロセスを用いて埋め込みSiチャネルまたは上部Si層までエッチングすると、図4Aの出発へテロ構造214を用いて表面チャネル素子を形成することができる。そのようなプロセスにより、エンハンスメント・モードおよびデプレッション・モード素子が実現し、これらの素子を用いてE/Dロジック回路も多数のアナログ回路も作成することができる。
【0022】
両手順において、工程の典型的手順は、1.ゲート酸化前洗浄工程と酸化、2.選択的エッチングまたは酸化による残存保護SiGe層の除去、3.Si上に犠牲酸化物形成、4.犠牲酸化物剥離、5.ゲート酸化、である。
【0023】
SiGe保護層の選択的除去の後に表面上に少量のGeが残っているかどうかにより、工程3および4が任意であることは理解できよう。元のヘテロ構造が成長すると、SiGe/Si界面があまり急峻にはならない。そのため、最適に純粋なSi層に少量のGeを含むことも可能である。犠牲酸化工程を採用して、付加された少量のSi層を除去し、純粋なSiをゲート酸化工程で確実に酸化することができ、高品質のゲート酸化物が確保できる。
【0024】
第2の工程、残存SiGe保護材料の選択的除去は、さまざまな方法で行うことができる。便利な方法の1つは、湿式酸化工程であり、750℃以下であることが好ましい。この温度での湿式酸化では、SiGeが酸化される速度は、同一条件下でのSiの酸化速度の100倍になる場合がある。従って、ゲート酸化用Siを露出させるために、単にSiGe層の湿式酸化とSi層での選択的停止をするだけでよい。酸化されたSiGeを剥離することにより、Siを露出させることができる。ここで記すべき重要なことは、低温は酸化プロセスにおける選択のために重要なばかりでなく、低温は、酸化前線の前面のGeの雪かき(snow−plowing)、SiGeの直接酸化における周知の問題、を最小限にまたは防止するために重要である。
【0025】
図5は、700℃の環境での湿式酸化における、Ge含有量が0.28および0.36であるSiGe合金の酸化速度のグラフであり、バルクシリコンの酸化速度と比較している。このグラフから、このような条件下では、膜のGe含有が増加するにつれてSiGeの酸化速度が増すことが明らかである。
【0026】
図6は、同様なグラフであり、Si0.7Ge0.3合金とSi/Si0.7Ge0.3ヘテロ構造の両方の酸化物厚さを示している。また、酸化条件は、湿環境において700℃であったが、図6は、図5に比べて酸化継続時間が非常に短いことを示している。Si/Si0.7Ge0.3ヘテロ構造は、50Å歪みSi埋め込み層、続く30ÅSi0.7Ge0.3、20Å歪みSi層、最後に50ÅSi0.7Ge0.3キャップ層からなる。
【0027】
Si/Si0.7Ge0.3ヘテロ構造の断面透過電子顕微鏡写真(XTEM)を図7に示す。なお、図6によると、ヘテロ構造には歪みSi層があるため、均一なSi0.7Ge0.3の酸化速度に比べて、酸化速度が劇的に遅くなっている。この酸化速度の遅延が、歪みSiエピタキシャル層を覆うSiGe合金の選択的除去の根拠になっている。
【0028】
図8は、700℃で2分間湿式酸化後にウエットエッチングにより酸化物除去した後の、同様なSi/Si0.7Ge0.3ヘテロ構造のXTEM画像である。薄い歪みSi層が選択的酸化の影響を受けず、完全に無傷で残っていることが分かる。図5に示したデータに基づくと、2分という酸化継続時間は、ヘテロ構造の50ÅSi0.7Ge0.3キャップ層を完全に酸化するのに必要な時間を遥かに超える。非常に細く暗い帯域は、歪みSi層の表面に見えるが、酸化の際に発生する、雪かきされた状態(snow−plowed)の高Ge含有層である。そのような層は、単純化学洗浄または犠牲酸化工程を用いて除去してもよい。そのどちらかまたは両方とも、通例ゲート酸化物の形成の前に行われる。
【0029】
あるいは、保護SiGeキャップ層は、選択ドライまたはウエット化学エッチング手法により除去することが可能である。例えば、高圧(>200mT)、小電力で、CF4ドライエッチング化学反応により、Siに対して高選択度で緩和SiGe膜をエッチングする。フッ化水素酸(HF)、過酸化水素水(H2O2)、酢酸(CH3COOH)の混合液も、300:1以上の選択度でSiを覆う緩和SiGe層を選択的にエッチングする。他にも選択湿式化合液として、HF、水(H2O)、H2O2か硫酸(HNO3)のどちらか、が挙げられる。
【0030】
また、構造全体の安定性は、中間SiGe層のGe濃度、また必要な場合は上部SiGe層のGe濃度も上げることにより、高めることができる。以下、エネルギ計算を用いて、ミスフィット転位生成に対して安定性を増す半導体層構造作成の指針を示す。
【0031】
緩和SiGeと歪みSiとを用いた埋め込みチャネルMOSFETの臨界厚さは、エネルギ・バランス式を用いて決められている。この構造の1つとして、図9に示したものが考えられる。構造900は、30%SiGe仮想基板902の上部が、80Å歪みSi層904と、Ge濃度x2、厚さh2を有するSiGe層906と、付加30Å歪みSi908とに覆われている。付加安定性は、前述したように、付加SiGeキャップ層の付加によるものである。つまり、図9の例は、SiGe中間層のGe濃度(x2)または厚さ(h2)を増加することにより安定性を増すことのみを考慮している。また、SiGeキャップ層が加工の際に除去されるため、SiGeキャップを除去したヘテロ構造の安定性は最も重要である。
【0032】
素子加工の際、緩和仮想基板に対する構造全体の臨界厚さを考慮に入れなければならない。それぞれの臨界厚さを超える各層が明らかに除外されるということではなく、当技術に従事する者が、所望の構造に挿入する層がどれもそれぞれの層の臨界厚さを超えないことを確認しなければならないことになる。言い換えれば、以下の計算では、この構造内の各層は緩和バッファに対して臨界厚さ未満であることを前提としている。
【0033】
数式の1つのかぎは、この計算が、層複合物の塑性変形δに対してなされるべきであることを理解することである。そして、転位配列エネルギは、層構造に関係なく、同一式である。それぞれの層内の弾性エネルギは、δにより変化する。引張層では、δにより歪みが低下する。圧縮層では、δによりエネルギが上昇する。
【0034】
従って、複合物の基部に生じた転位配列に対するエネルギ(単位面積当り)は、
【数1】
ここで、hTは、複合物の厚さの合計(h1+h2+h3)、αは、転位線とバーガースベクトルbとの間の角度、νは、ポアソン比、Dは、仮想基板と複合物構造との間の界面にある転位に対する平均剪断弾性係数である。
【0035】
全層における合計弾性エネルギ(単位面積当り)は、
【数2】
ここで、Yは、ヤング係数である。従って、システムの全エネルギは、
【数3】
である。
【0036】
エネルギは、ここで、δに対して最小にできる(エネルギが、転位がなく最低の場合、δは0値以下になる)。そして、塑性変形の値は(3層の例で)、
【数4】
【0037】
この解決法の考察で以下のことが明らかになった。任意の構造の一般式は(n層の任意の構造で)、
【数5】
ここで、fは、圧縮層には負の値、引張層には正の値を代入し、hTは、構造の厚さ合計である。
【数6】
【0038】
塑性変形と得られたミスフィット転位スペーシングSの量を図9に示した構造に対して計算すると次のようになった。
下部歪みSi層厚さh1=80Å
上部歪みSi層厚さh3=30Å
中間SiGe層厚さh2可変
中間SiGe層Ge濃度x2可変
仮想基板Ge濃度、30%
【0039】
図10は、中間SiGe層厚さ(h2)と得られたミスフィット転位スペーシングのプロットを示すグラフである。プロットにおける急峻な上昇は、複合物構造全体が不安定になり、チャネル/仮想バッファ界面に転位を生じる時の、中間SiGe層の臨界厚さh2を表している。他の曲線は、第2の層h2における他の組成に対するものである。Geの極僅かな上昇が、素子層の安定性の大幅な急上昇につながっている。これは、著しく層を安定させることができるが、バンド構造をそれ程変更する必要はないということを示唆している。余剰5〜10%Geをh2層に付加すると、安定性が劇的に向上する。例えば、図10が示すように、45%Ge含有20Å層の安定性を与えるには、100Åを超える30%Geが必要である。
【0040】
h2を増加させることにより、h2層が仮想バッファに対して格子整合であっても、多層構造の安定性が向上する。上記の式において、その効果は、h2において圧縮歪みが生成された時よりも、かなり弱いことが分かる。仮想バッファに対する格子整合によりf2が0の場合、増加h2により向上した安定性は、htが増加するためδを減少させる(とともにSを増加させる)、ということから生じている。
【0041】
これらの計算はすべて平衡計算であり、当然、これらの数字が控えめであるということは理解できよう。一方、これらの層が、臨界厚さにおいて曲がる貫通転位を多数有し、そのためミスフィット転位発生の供給源が多数あるということも理解できよう。
【0042】
犠牲SiGeキャップ層は、加工の際に薄い歪み素子層を保護する革新的な方法を提供する。そのような層はこの非常に大切な歪みチャネル層を、表面材料を消費する湿式化学洗浄および酸化などのプロセス工程から保護する。ゲート誘電体を成長または堆積する前に、これらの保護SiGe層を、酸化またはウエットエッチングなどの標準プロセスにより選択的に除去し、無傷の歪み素子層を出現させることができる。また、ミスフィット転位による緩和を防止するような歪み層スタックの設計指針も提示する。圧縮歪み中間層は、引張チャネル層の安定性を向上させるとともに、下地層へのミスフィット転位の進出に対するバリアとしても機能する。
【0043】
本発明は、いくつかの好適な実施形態について図示、説明してきたが、その技術的思想および範囲を逸脱しない限り、種々の変更、態様および詳細の省略および付加が可能である。
【図面の簡単な説明】
【図1A】それぞれ、歪みSi表面および埋め込みチャネル素子の模式図の断面である。
【図1B】それぞれ、歪みSi表面および埋め込みチャネル素子の模式図の断面である。
【図2A】本発明による、それぞれ、表面チャネルおよび埋め込みチャネル歪みMOS用出発ヘテロ構造の模式図の断面である。
【図2B】本発明による、それぞれ、表面チャネルおよび埋め込みチャネル歪みMOS用出発ヘテロ構造の模式図の断面である。
【図3A】歪み表面チャネルMOS素子のためのプロセス手順を示す模式図である。
【図3B】歪み表面チャネルMOS素子のためのプロセス手順を示す模式図である。
【図3C】歪み表面チャネルMOS素子のためのプロセス手順を示す模式図である。
【図3D】歪み表面チャネルMOS素子のためのプロセス手順を示す模式図である。
【図4A】埋め込みチャネル素子用ゲート構造を利用したプロセス手順を示す模式図である。
【図4B】埋め込みチャネル素子用ゲート構造を利用したプロセス手順を示す模式図である。
【図4C】埋め込みチャネル素子用ゲート構造を利用したプロセス手順を示す模式図である。
【図4D】埋め込みチャネル素子用ゲート構造を利用したプロセス手順を示す模式図である。
【図5】700℃の環境での湿式酸化における、Ge含有量が0.28および0.36であるSiGe合金の酸化速度のグラフであり、バルクシリコンの酸化速度と比較している。
【図6】Si0.7Ge0.3合金とSi/Si0.7Ge0.3ヘテロ構造の両方の酸化物厚さを示すグラフである。
【図7】Si/Si0.7Ge0.3ヘテロ構造の断面透過電子顕微鏡写真(XTEM)である。
【図8】湿式酸化後にウエットエッチングにより酸化物除去した後の、同じSi/Si0.7Ge0.3ヘテロ構造のXTEM画像である。
【図9】本発明による緩和SiGeと歪みSiを用いた、埋め込みチャネルMOSFET用構造である。
【図10】中間SiGe層厚さ(h2)と得られたミスフィット転位スペーシングのプロットを示すグラフである。
Claims (75)
- 半導体構造であって、
基板上の緩和Si1−xGex層と、
該緩和Si1−xGex層上の歪みチャネル層と、
犠牲Si1−yGey層と、
を備えることを特徴とする半導体構造。 - 請求項1に記載の構造において、前記犠牲Si1−yGey層が、誘電体層を設ける前に除去されることを特徴とする構造。
- 請求項2に記載の構造において、前記誘電体層が、MISFETのゲート誘電体からなることを特徴とする構造。
- 請求項3に記載の構造において、ゲート誘電体が、酸化物からなることを特徴とする構造。
- 請求項3に記載の構造において、ゲート誘電体が、堆積されていることを特徴とする構造。
- 請求項3に記載の構造において、MISFETが、表面チャネル素子からなることを特徴とする構造。
- 請求項3に記載の構造において、MISFETが、埋め込みチャネル素子からなることを特徴とする構造。
- 請求項1に記載の構造において、歪みチャネルが、Siからなることを特徴とする構造。
- 請求項1に記載の構造において、xがほぼyに等しいことを特徴とする構造。
- 請求項9に記載の構造であって、さらに、前記犠牲Si1−yGey層上の犠牲Si層を備えることを特徴とする構造。
- 請求項1に記載の構造において、y>xであることを特徴とする構造。
- 請求項11に記載の構造であって、さらに、前記犠牲Si1−yGey層上の犠牲Si層を備えることを特徴とする構造。
- 請求項12に記載の構造において、犠牲Si層の厚さが、臨界厚さより厚いことを特徴とする構造。
- 請求項1に記載の構造において、基板が、Siからなることを特徴とする構造。
- 請求項1に記載の構造において、基板が、SiO2の層を備えたSiからなることを特徴とする構造。
- 請求項1に記載の構造において、基板が、Si上のSiGe傾斜バッファ層からなることを特徴とする構造。
- 請求項1に記載の構造であって、さらに、Si1−wGewスペーサ層を備えることを特徴とする構造。
- 請求項17に記載の構造において、前記犠牲Si1−yGey層が、誘電体層を設ける前に除去されることを特徴とする構造。
- 請求項18に記載の構造において、前記誘電体層が、MISFETのゲート誘電体からなることを特徴とする構造。
- 請求項19に記載の構造において、ゲート誘電体が、酸化物からなることを特徴とする構造。
- 請求項19に記載の構造において、ゲート誘電体が、堆積されていることを特徴とする構造。
- 請求項19に記載の構造において、MISFETが、埋め込みチャネル素子からなることを特徴とする構造。
- 請求項17に記載の構造において、歪みチャネルが、Siからなることを特徴とする構造。
- 請求項17に記載の構造において、wがほぼyに等しいことを特徴とする構造。
- 請求項24に記載の構造であって、さらに、前記犠牲Si1−yGey層上の犠牲Si層を備えることを特徴とする構造。
- 請求項17に記載の構造において、y>wであることを特徴とする構造。
- 請求項26に記載の構造であって、さらに、前記犠牲Si1−yGey層上の犠牲Si層を備えることを特徴とする構造。
- 請求項27に記載の構造において、犠牲Si層の厚さが、臨界厚さより厚いことを特徴とする構造。
- 請求項17に記載の構造において、基板が、Siからなることを特徴とする構造。
- 請求項17に記載の構造において、基板が、SiO2の層を備えたSiからなることを特徴とする構造。
- 請求項17に記載の構造において、基板が、Si上のSiGe傾斜バッファ層からなることを特徴とする構造。
- 請求項1に記載の構造であって、さらに、Si1−wGewスペーサ層とSi層とを備えることを特徴とする構造。
- 請求項32に記載の構造において、前記犠牲Si1−yGey層が、誘電体層を設ける前に除去されることを特徴とする構造。
- 請求項33に記載の構造において、前記誘電体層が、MISFETのゲート誘電体からなることを特徴とする構造。
- 請求項34に記載の構造において、ゲート誘電体が、前記Si層を酸化して設けた酸化物からなることを特徴とする構造。
- 請求項1に記載の構造において、前記半導体構造の安定性を高めるために、yが、xより大きく構成されていることを特徴とする構造。
- 半導体素子の製造方法であって、
半導体へテロ構造を設けるステップであって、前記へテロ構造が、基板上の緩和Si1−xGex層と、該緩和Si1−xGex層上の歪みチャネル層と、Si1−yGey層とからなる、半導体へテロ構造を設けるステップと、
前記Si1−yGey層を除去するステップと、
誘電体層を設けるステップと、
を含むことを特徴とする半導体素子の製造方法。 - 請求項37に記載の方法において、前記Si1−yGey層を選択的手法により除去することを特徴とする方法。
- 請求項38に記載の方法において、前記選択的手法が、750℃未満の湿式酸化であることを特徴とする方法。
- 請求項38に記載の方法において、前記選択的手法が、ウエットまたはドライ化学エッチングであることを特徴とする方法。
- 請求項37に記載の方法において、前記誘電体層が、MISFETのゲート誘電体からなることを特徴とする方法。
- 請求項41に記載の方法において、ゲート誘電体が、酸化物からなることを特徴とする方法。
- 請求項41に記載の方法において、ゲート誘電体が、堆積されていることを特徴とする方法。
- 請求項41に記載の方法において、MISFETが、表面チャネル素子からなることを特徴とする方法。
- 請求項41に記載の方法において、MISFETが、埋め込みチャネル素子からなることを特徴とする方法。
- 請求項37に記載の方法において、歪みチャネルが、Siからなることを特徴とする方法。
- 請求項37に記載の方法において、xがほぼyに等しいことことを特徴とする方法。
- 請求項47に記載の方法であって、さらに、前記犠牲Si1−yGey層上の犠牲Si層を備えることを特徴とする方法。
- 請求項37に記載の方法において、y>xであることを特徴とする方法。
- 請求項49に記載の方法であって、さらに、前記犠牲Si1−yGey層上の犠牲Si層を備えることを特徴とする方法。
- 請求項50に記載の方法において、犠牲Si層の厚さが、臨界厚さより厚いことを特徴とする方法。
- 請求項37に記載の方法において、基板が、Siからなることを特徴とする方法。
- 請求項37に記載の方法において、基板が、SiO2の層を備えたSiからなることを特徴とする方法。
- 請求項37に記載の方法において、基板が、Si上のSiGe傾斜バッファ層からなることを特徴とする方法。
- 請求項37に記載の方法において、半導体素子が、MISFETからなることを特徴とする方法。
- 請求項37に記載の方法において、前記Si1−yGey層を除去して前記歪みチャネル層を露出することを特徴とする方法。
- 請求項37に記載の方法において、前記ヘテロ構造が、さらに、Si1−wGewスペーサ層を備えることを特徴とする方法。
- 請求項57に記載の方法において、前記誘電体層が、MISFETのゲート誘電体からなることを特徴とする方法。
- 請求項58に記載の方法において、ゲート誘電体が、酸化物からなることを特徴とする方法。
- 請求項58に記載の方法において、ゲート誘電体が、堆積されていることを特徴とする方法。
- 請求項58に記載の方法において、MISFETが、埋め込みチャネル素子からなることを特徴とする方法。
- 請求項57に記載の方法において、歪みチャネルが、Siからなることを特徴とする方法。
- 請求項57に記載の方法において、yがほぼwに等しいことを特徴とする方法。
- 請求項63に記載の方法であって、さらに、前記犠牲Si1−yGey層上の犠牲Si層を備えることを特徴とする方法。
- 請求項57に記載の方法において、w>yであることを特徴とする方法。
- 請求項65に記載の方法であって、さらに、前記犠牲Si1−yGey層上の犠牲Si層を備えることを特徴とする方法。
- 請求項66に記載の方法において、犠牲Si層の厚さが、臨界厚さより厚いことを特徴とする方法。
- 請求項57に記載の方法において、基板が、Siからなることを特徴とする方法。
- 請求項57に記載の方法において、基板が、SiO2の層を備えたSiからなることを特徴とする方法。
- 請求項57に記載の方法において、基板が、Si上のSiGe傾斜バッファ層からなることを特徴とする方法。
- 請求項57に記載の方法において、半導体素子が、MISFETからなることを特徴とする方法。
- 半導体素子の製造方法であって、
半導体へテロ構造を設けるステップであって、前記へテロ構造が、基板上の緩和Si1−xGex層と、該緩和Si1−xGex層上の歪みチャネル層と、Si1−yGeyスペーサ層と、Si層と、Si1−wGew層とからなる、半導体へテロ構造を設けるステップと、
前記Si1−wGew層を除去して前記Si層を露出するステップと、
誘電体層を設けるステップと、
を含むことを特徴とする半導体素子の製造方法。 - 半導体素子の製造方法であって、
半導体へテロ構造を設けるステップであって、前記へテロ構造が、基板上の緩和Si1−xGex層と、該緩和Si1−xGex層上の歪みチャネル層と、Si1−yGeyスペーサ層と、Si層と、Si1−wGew層とからなる、半導体へテロ構造を設けるステップと、
前記Si1−wGew層を除去して前記Si層を露出するステップと、
前記Si層を酸化するステップと、
を含むことを特徴とする半導体素子の製造方法。 - 請求項73に記載の方法において、半導体素子が、MOSFETからなることを特徴とする方法。
- 請求項73に記載の方法において、半導体素子が、埋め込みチャネルMOSFETからなることを特徴とする方法。
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