CN109950153B - 半导体结构与其制作方法 - Google Patents

Abstract

本申请提供了一种半导体结构与其制作方法。该制作方法包括；在衬底的表面上设置缺陷层，缺陷层的材料与衬底的材料不同且缺陷层中包括晶体缺陷；在缺陷层的裸露表面上设置缺陷消除层，缺陷消除层包括多个叠置的量子阱，各量子阱包括至少两个结构层，量子阱中与衬底距离最大的结构层的材料与衬底的材料不同；在缺陷消除层的裸露表面上设置包括导电沟道层的沟道结构，缺陷层的材料包括导电沟道层的材料的至少部分元素，与衬底的材料不同的结构层的材料包括导电沟道层的材料的至少部分元素。该方法使得导电沟道层在较大的厚度范围内均不会产生缺陷，从而降低了导电沟道中的缺陷的数量，进一步保证了器件具有良好的性能。

Description

半导体结构与其制作方法

技术领域

本申请涉及半导体领域，具体而言，涉及一种半导体结构与其制作方法。

背景技术

随着器件特征尺寸的微缩，高迁移率沟道的三维FinFET以及纳米线器件成为研究的热点。其中，高迁移率材料的导入的线位错等缺陷控制成为了集成的主要难点。这是由于Ge与Si材料存在4.2％的晶格失配，当外延厚度超过该材料的关键厚度后，就会形成如图1所示的线位错等缺陷。位错缺陷会导致器件的性能较差。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种半导体结构与其制作方法，以解决现有技术中高迁移率材料的器件由于线位错缺陷导致的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构的制作方法，该制作方法包括；在衬底的表面上设置缺陷层，所述缺陷层的材料与所述衬底的材料不同且所述缺陷层中包括晶体缺陷；在所述缺陷层的裸露表面上设置缺陷消除层，所述缺陷消除层包括多个叠置的量子阱，各所述量子阱包括至少两个结构层，所述量子阱中与所述衬底距离最大的所述结构层的材料与所述衬底的材料不同；在所述缺陷消除层的裸露表面上设置包括导电沟道层的沟道结构，所述缺陷层的材料包括所述导电沟道层的材料的至少部分元素，与所述衬底的材料不同的所述结构层的材料包括所述导电沟道层的材料的至少部分元素。

进一步地，所述衬底为Si衬底或SOI衬底，所述缺陷层的材料包括Si_1-xGe_x，其中，0<x≤100％，所述导电沟道层的材料包括Si、Ge和/或SiGe；优选所述缺陷层的厚度大于Ge含量对应的关键厚度的两倍；进一步优选10％≤x≤50％；更进一步优选所述缺陷层的厚度在50～600nm之间。

进一步地，各所述量子阱的沿远离所述衬底的方向的所述结构层依次为Si层和Si_1-yGe_y层，其中，0<y≤100％；优选所述Si层的厚度在2～30nm之间，所述Si_1-yGe_y层的厚度在5～30nm之间，进一步优选，20％≤y≤60％。

进一步地，在设置所述缺陷层和设置所述缺陷消除层之间，所述制作方法还包括：对所述缺陷层进行平坦化处理，所述缺陷消除层设置在平坦化处理后的所述缺陷层的表面上。

进一步地，在设置所述缺陷消除层和设置所述沟道结构之间，所述制作方法还包括：在所述缺陷消除层的裸露的表面上设置预应变缓冲层，所述沟道结构设置在所述预应变缓冲层的裸露表面上，优选所述预应变缓冲层的厚度在50～1000nm之间；进一步优选所述预应变缓冲层的材料与所述缺陷消除层的与所述衬底距离最大的所述结构层的材料相同。

进一步地，在设置所述预应变缓冲层和设置所述沟道结构之间，所述制作方法还包括：对所述预应变缓冲层进行平坦化处理，所述沟道结构设置在平坦化处理后的所述预应变缓冲层的表面上。

进一步地，在设置所述沟道结构之后，所述制作方法还包括：在所述沟道结构的远离所述缺陷消除层的表面上设置预盖帽层，所述预盖帽层的材料为Si。

进一步地，在设置所述沟道结构之后，所述制作方法还包括：对所述沟道结构和部分所述预应变缓冲层进行刻蚀，形成鳍，剩余的所述预应变缓冲层为应变缓冲层，所述鳍包括导电沟道和部分所述应变缓冲层；在所述鳍的部分裸露表面上设置假栅；在所述鳍的部分裸露表面上且所述假栅的两侧设置侧墙；在所述侧墙两侧的所述鳍的裸露表面上设置外延源漏层，所述源漏外延层与位于所述侧墙两侧的所述鳍形成源/漏区；去除所述假栅；在去除所述假栅后形成的凹槽中依次填充高K介质和栅极材料，在所述沟道结构包括牺牲层的情况下，在填充所述高K介质之前，所述制作方法还包括释放纳米线的过程，在释放所述纳米线之后，所述制作方法还包括在释放所述纳米线后形成的空隙中填充依次所述高K介质和所述栅极材料。

根据本申请的另一方面，提供了一种半导体结构，所述半导体结构由任一种所述的制作方法制作而成。

根据本申请的另一方面，提供了一种半导体结构，所述半导体结构包括：衬底；缺陷层，位于所述衬底的表面上，所述缺陷层的材料与所述衬底的材料不同且所述缺陷层中包括晶体缺陷；缺陷消除层，位于缺陷层的表面上，所述缺陷消除层包括多个叠置的量子阱；鳍，包括至少一个导电沟道，所述鳍位于所述缺陷消除层的远离所述缺陷层的表面上，所述缺陷层的材料以及所述量子阱的材料均包括所述导电沟道的材料的至少部分元素。

进一步地，所述衬底为Si衬底或SOI衬底，所述缺陷层的材料包括Si_1-xGe_x，其中，0<x≤100％；优选所述缺陷层的厚度大于Ge含量对应的关键厚度的两倍；进一步优选10％≤x≤50％。

进一步地，各所述量子阱沿远离所述衬底的方向依次包括Si层和Si_1-yGe_y层，其中，0<y≤100％；优选所述Si层的厚度在2～30nm之间，所述Si_1-yGe_y层的厚度在5～30nm之间，进一步优选所述缺陷消除层中的量子阱的个数大于2；更进一步优选20％≤y≤60％。

进一步地，所述鳍还包括：至少部分的应变缓冲层，位于所述导电沟道和所述缺陷消除层之间，优选所述应变缓冲层的厚度在50～1000nm之间；进一步优选所述应变缓冲层的材料与所述缺陷消除层中与所述衬底距离最大的所述Si_1-yGe_y层的材料相同；更进一步优选所述半导体结构还包括：盖帽层，位于所述导电沟道的远离所述缺陷消除层的表面上，在所述半导体器件包括多个沿远离所述衬底方向上依次间隔设置的导电沟道的情况下，所述盖帽层位于与所述衬底距离最大的所述导电沟道的远离所述缺陷消除层的表面上，所述盖帽层的材料为Si。

进一步地，所述半导体结构还包括：源漏外延层，位于所述鳍的远离所述缺陷消除层的表面上且位于所述导电沟道两侧；栅极，位于所述导电沟道的远离所述缺陷消除层的表面上，在所述半导体结构包括多个导电沟道的情况下，任意两个所述导电沟道之间具有空隙，所述栅极还位于所述空隙中；高K介质，位于所述栅极的两侧以及所述栅极与所述导电沟道之间，在所述半导体结构包括多个导电沟道的情况下，所述高K介质还位于所述空隙中且位于所述栅极的外周；侧墙，位于所述导电沟道的远离所述缺陷消除层的表面上且位于所述高K介质的两侧。

应用本申请的技术方案，上述的制作方法中，在设置沟道结构之前，先设置缺陷层和缺陷消除层，其中，缺陷层中具有较多的缺陷，通过具有量子阱的缺陷消除层将缺陷层中的缺陷限制住，避免缺陷一直延伸到沟道结构中，且量子阱中与衬底距离最大的结构层的材料与衬底的材料不同且包括导电沟道层的材料的至少部分元素，这样使得后续设置的导电沟道层对应的关键厚度较大，即导电沟道层在较大的厚度范围内均不会产生缺陷，从而降低了导电沟道中的缺陷的数量，进一步保证了器件具有良好的性能。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了现有技术中的一种线位错缺陷的SEM图；

图2至图8是示出了本申请的半导体结构的制作过程的结构示意图。

其中，上述附图包括以下附图标记：

10、衬底；20、缺陷层；30、缺陷消除层；31、量子阱；311、Si层；312、Si_1-yGe_y层；40、预应变缓冲层；41、应变缓冲层；50、沟道结构；51、牺牲层；52、导电沟道层；500、鳍。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。

正如背景技术所介绍的，现有技术中的纳米线器件或者三维FinFET中由于引入了高迁移率材料，使得导电沟道中容易产生线位错缺陷，导致器件的性能受到影响，为了解决如上的技术问题，本申请提出了一种半导体结构与其制作方法。

本申请的一种典型的实施方式中，提供了一种半导体结构的制作方法，该制作方法包括：

在衬底10的表面上设置缺陷层20，如图2所示，上述缺陷层20的材料与上述衬底10的材料不同且上述缺陷层20中包括晶体缺陷；

在上述缺陷层20的裸露表面上设置缺陷消除层30，如图3所示，上述缺陷消除层30包括多个叠置的量子阱31；

在上述缺陷消除层30的裸露表面上设置包括导电沟道层52的沟道结构50，如图5或图6所示，上述缺陷层20的材料以及上述量子阱31的材料均包括上述导电沟道层52的材料的至少部分元素。

上述的制作方法中，在设置沟道结构之前，先设置缺陷层和缺陷消除层，其中，缺陷层中具有较多的缺陷，通过具有量子阱的缺陷消除层将缺陷层中的缺陷限制住，避免缺陷一直延伸到沟道结构中，且量子阱中与衬底距离最大的结构层的材料与衬底的材料不同且包括导电沟道层的材料的至少部分元素，这样使得后续设置的导电沟道层对应的关键厚度较大，即导电沟道层在较大的厚度范围内均不会产生缺陷，从而降低了导电沟道中的缺陷的数量，进一步保证了器件具有良好的性能。

本申请的制作方法可以应用在现有技术中的任何合适的半导体结构中，现有技术中硅基的半导体结构应用更广泛，因此，本申请的一种实施例中，上述衬底为Si衬底或SOI衬底，上述缺陷层的材料包括Si_1-xGe_x，其中，0<x≤100％，上述导电沟道层的材料包括Si、Ge和/或SiGe。

需要说明的是，没有特殊说明的情况下，本申请的某一个结构的关键厚度就是指该结构层对应的材料无缺陷生长的最大厚度。

本申请的上述缺陷层的厚度可以为任意大于该层对应的材料的关键厚度，在实际的应用过程中，为了进一步保证该缺陷层缺陷的产生以及该层是弛豫的，本申请的一种实施例中，优选上述缺陷层的厚度大于Ge含量对应的关键厚度的两倍。

上述的缺陷层的材料包括Si_1-xGe_x，且0<x≤100％，这就表示该缺陷层可以为Ge层，也可以为SiGe层，还可以为叠置的Ge层与SiGe层。一种具体的实施例中，上述缺陷层为SiGe层，且10％≤x≤50％，这样该层的Ge含量相对较低，既能很好地满足缺陷生长的需要，又便于后面缺陷消除层量子阱中SiGe材料的制备。

本申请的缺陷层的厚度可以根据实际情况来设置，本申请的一种具体的实施例中，上述缺陷层的厚度在50～600nm之间，该厚度既能很好地满足缺陷生长的需要又能降低成本。

本申请的缺陷消除层30中的量子阱31可以包括多个结构层的任何量子阱31，一种具体的实施例中，在上述衬底10为Si衬底10或SOI衬底10，上述缺陷层20的材料包括Si_{1- x}Ge_x的情况下，如图3所示，各上述量子阱31沿远离上述衬底10的方向的结构层依次为Si层311和Si_1-yGe_y层312，其中，0<y≤100％。这样通过简单的结构就可以实现对缺陷的限制，且Si_1-yGe_y312层与缺陷层20以及导电沟道层52的材料较为相似，进一步保证了导电沟道层52中的缺陷较少。

本申请的Si层和Si_1-yGe_y层可以为任何小于关键厚度且合适的厚度，本申请的一种实施例中，上述Si层的厚度在2～30nm之间，上述Si_1-yGe_y层的厚度在5～30nm之间，这样的厚度范围可以更好地将缺陷限制在量子阱中。

本申请的另一种实施例中，20％≤y≤60％，这样该层的Ge含量相对较低，能够很好地使得将缺陷限制在量子阱中，进一步保证了形成的导电沟道中的缺陷较少，质量较好。

需要说明的是，本申请中的沟道结构可以为任何包括导电沟道层的结构，一种实施例中，如图5所示，沟道结构50就是导电沟道层52，另一种实施例中，如图6所示，沟道结构50包括交替设置的牺牲层51和导电沟道层52，具体地，沟道结构50中的牺牲层51和导电沟道层52的个数根据实际情况来设置，并且，牺牲层51和导电沟道层52的顺序不固定，例如，沟道结构50中可以依次包括牺牲层51、导电沟道层52、牺牲层51和导电沟道层52，也可以是依次包括导电沟道层52、牺牲层51、导电沟道层52和牺牲层51。

对于上述衬底为Si衬底或SOI衬底，上述缺陷层的材料包括Si_1-xGe_x的情况下，上述牺牲层为Si_1-zGe_z中，20％<z≤75％，厚度在5-30nm之间，导电沟道可以是Si，SiGe或Ge，厚度在5～30nm之间。

本申请的缺陷层和缺陷消除层可以同步外延，也可以异步外延，同步外延就是指外延完缺陷层直接外延缺陷消除层，异步外延就是指外延完缺陷层后，先进行其他的工艺，然后再外延缺陷消除层。为了改善缺陷层的表面粗糙度，从而进一步减小缺陷消除层中的缺陷，本申请的一种实施例中，在设置上述缺陷层和设置上述缺陷消除层之间，上述制作方法还包括：对上述缺陷层进行平坦化处理，上述缺陷消除层设置在平坦化处理后的上述缺陷层的表面上。

为了进一步向导电沟道层提供应力，从而进一步改善导电沟道的驱动性能，本申请的一种实施例中，在设置上述缺陷消除层和设置上述沟道结构之间，上述制作方法还包括：在上述缺陷消除层30的裸露的表面上设置预应变缓冲层40，如图4所示，上述沟道结构50设置在上述预应变缓冲层40的裸露表面上。

该预应变缓冲层的厚度可以根据情况来设置，本申请的一种实施例中，上述预应变缓冲层的厚度在50～1000nm之间，该厚度既可以保证应变缓冲层中的缺陷较少，又能为沟道区提供足够的应力。

为了进一步减少预应变缓冲层中的缺陷，本申请的一种实施例中，上述预应变缓冲层的材料与上述缺陷消除层中与上述衬底距离最大的结构层的材料相同，这里的材料相同是严格意义上的材料相同，就是指二者材料的种类以及各个元素所占的比重等都相同，从而使得预应变缓冲层能够高质量的外延，进一步保证了器件具有良好的性能。以一种具体的实施例来说明，缺陷消除层中包括三个量子阱，沿着远离衬底的方向依次为第一量子阱、第二量子阱和第三量子阱，各量子阱中包括两个结构层，沿远离衬底的方向上依次为第一结构层和第二结构层，那么，上述预应变缓冲层的材料应该与第三量子阱中的第二结构层的材料相同。

本申请的沟道结构和预应变缓冲层可以同步外延，也可以异步外延，同步外延就是指外延完预应变缓冲层直接外延沟道结构，异步外延就是指外延完预应变缓冲层后，先进行其他的工艺，然后再外延沟道结构。为了改善预应变缓冲层的表面粗糙度，从而进一步减小沟道结构的缺陷，本申请的一种实施例中，在设置上述预应变缓冲层和设置上述沟道结构之间，上述制作方法还包括：对上述预应变缓冲层进行平坦化处理，例如去除300～700nm的预应变缓冲层之后，将上述沟道结构设置在平坦化处理后的上述预应变缓冲层的表面上。

为了对导电沟道进行保护，防止后续清洗、注入以及刻蚀等工艺对导电沟道的不良影响，本申请的一种图中未示出的实施例中，在设置上述沟道结构之后，在上述沟道结构的远离上述缺陷消除层的表面上设置预盖帽层，上述预盖帽层的材料为Si。

另外，本申请的盖帽层与沟道结构可以同步外延，也可以异步外延，本领域技术人员可以根据实际情况选择合适的方式来外延盖帽层。

本申请的半导体结构可以为包括衬底以及导电沟道的任何结构，对应的制作方法可以为任何包括衬底以及导电沟道的半导体结构的制作方法，本领域技术人员可以将该制作方法应用在合适的半导体结构的制作过程中。

一种具体的实施例中，本申请的上述半导体结构为纳米线器件或者三维FinFET，因此，在设置沟道结构50之后，上述制作方法还包括：对上述沟道结构50和部分上述预应变缓冲层40进行刻蚀，形成鳍500，剩余的上述预应变缓冲层40为应变缓冲层41，上述鳍500包括导电沟道和部分应变缓冲层41，如图7或图8所示，具体可以通过侧墙转移技术(Sidewalltransfer lithography，简称STL))或其他光刻技术形成硬掩膜的图形，该硬掩膜可以是SiN，SiO₂或是SiN/SiO₂的叠层；在上述鳍的部分裸露表面上设置假栅，假栅的制作方法可以参见现有技术中的可行的方式；在上述鳍的部分裸露表面上且上述假栅的两侧设置侧墙；在上述侧墙两侧的上述鳍的裸露表面上设置源漏外延层，上述源漏外延层与位于上述侧墙两侧的上述鳍形成源/漏区；去除上述假栅；在去除上述假栅后形成的凹槽中依次填充高K介质和栅极材料，当该半导体结构为纳米线器件的情况下，在上述沟道结构包括交替设置的导电沟道层和牺牲层，对于这种结构，在填充上述高K介质之前，上述制作方法还包括释放纳米线的过程，在释放上述纳米线之后，上述制作方法还包括在释放上述纳米线后形成的空隙中填充依次上述高K介质和上述栅极材料。由于这些结构的设置位置与现有技术中的基本相同，因此，本申请中未画出具体的结构图。

当然，纳米线器件或者三维FinFET的制作方法并不限于上述的方法，还可以采用其他的方法来制作，本领域技术人员可以根据实际情况选择合适的制作工艺设置假栅、侧墙、源/漏区、高K介质以及栅极材料等。并且，具体上述制作过程中的各个制作步骤可以根据实际情况来确定，只要能够实现对应结构的制作即可。

本申请的另一种典型的实施方式中，提供了一种半导体结构，该半导体结构为采用上述的制作方法制作得到的。

该半导体结构由于采用上述的制作方法制作得到，其导电沟道中的线位错等缺陷较少，器件的性能较好。

本申请的再一种典型的实施方式中，提供了一种半导体结构，如图7或图8所示，该半导体结构包括：

衬底10；

缺陷层20，位于上述衬底10的表面上，上述缺陷层20的材料与上述衬底10的材料不同且上述缺陷层20中包括晶体缺陷；

缺陷消除层30，位于上述缺陷层20的远离上述衬底10的表面上，上述缺陷消除层30包括多个叠置的量子阱31，各上述量子阱31包括至少两个上述结构层，上述量子阱31中与上述衬底10距离最大的上述结构层的材料与上述衬底10的材料不同；

鳍，包括至少一个导电沟道，位于上述缺陷消除层30的远离上述缺陷层20的表面上，上述缺陷层20的材料以及与上述衬底10材料不同的上述结构层的材料均包括上述导电沟道层52的材料的至少部分元素。

上述的半导体结构中，在导电沟道和衬底之间设置有缺陷层和缺陷消除层，其中，缺陷层中具有较多的缺陷，通过具有量子阱的缺陷消除层将缺陷层中的缺陷限制住，避免缺陷一直延伸到沟道结构中，且量子阱中与衬底距离最大的结构层的材料与衬底的材料不同且包括导电沟道层的材料的至少部分元素，这样使得导电沟道层对应的关键厚度较大，即导电沟道层在较大的厚度范围内均不会产生缺陷，使得与现有技术的厚度相同的导电沟道相比，其缺陷的数量较少，进一步保证了器件具有良好的性能。

本申请的制作方法可以应用在现有技术中的任何合适的半导体结构中，现有技术中硅基的半导体结构应用更广泛，因此，本申请的一种实施例中，上述衬底为Si衬底或SOI衬底，上述缺陷层的材料包括Si_1-xGe_x，其中，0<x≤100％，上述导电沟道层的材料包括Si、Ge和/或SiGe。

需要说明的是，没有特殊说明的情况下，本申请的某一个结构的关键厚度就是指该结构层对应的材料无缺陷生长的最大厚度。

本申请的上述缺陷层的厚度可以为任意大于该层对应的材料的关键厚度，在实际的应用过程中，为了进一步保证该缺陷层缺陷的产生以及该层是弛豫的，本申请的一种实施例中，优选上述缺陷层的厚度大于Ge含量对应的关键厚度的两倍。

上述的缺陷层的材料包括Si_1-xGe_x，且0<x≤100％，这就表示该缺陷层可以为Ge层，也可以为SiGe层，还可以为叠置的Ge层与SiGe层。一种具体的实施例中，上述缺陷层为SiGe层，且10％≤x≤50％，这样该层的Ge含量相对较低，既能很好地满足缺陷生长的需要，又便于后面缺陷消除层量子阱中SiGe材料的制备。

本申请的缺陷层的厚度可以根据实际情况来设置，本申请的一种具体的实施例中，上述缺陷层的厚度在50～600nm之间，该厚度既能很好地满足缺陷生长的需要又能降低成本。

本申请的缺陷消除层中的量子阱可以包括多个结构层的任何量子阱，一种具体的实施例中，在上述衬底为Si衬底或SOI衬底，上述缺陷层的材料包括Si_1-xGe_x的情况下，如图7后图8所示，各上述量子阱31沿远离上述衬底10的方向的结构层依次为Si层311和Si_1-yGe_y层312，其中，0<y≤100％。这样通过简单的结构就可以实现对缺陷的限制，且Si_1-yGe_y层312与缺陷层20以及导电沟道层52的材料较为相似，进一步保证了导电沟道层52中的缺陷较少。

本申请的Si层和Si_1-yGe_y层可以为任何小于关键厚度且合适的厚度，本申请的一种实施例中，上述Si层的厚度在2～30nm之间，上述Si_1-yGe_y层的厚度在5～30nm之间，这样厚度范围可以更好地将缺陷限制在量子阱中。

本申请的另一种实施例中，20％≤y≤60％，这样该层的Ge含量相对较低，能够很好地使得将缺陷限制在量子阱中，进一步保证了形成的导电沟道中的缺陷较少，质量较好。

为了进一步向导电沟道层提供应力，且同时进一步减少导电沟道层中的缺陷，本申请的一种实施例中，如图7或图8所示，鳍还包括至少部分的应变缓冲层，至少的部分的应变缓冲层位于导电沟道和缺陷消除层之间，也就是说该鳍可以包括部分的应变缓冲层，在这种情况中，应变缓冲层包括平坦部和位于平坦部的远离衬底的表面上的突出部，突出部为鳍的一部分；鳍可以包括全部的应变缓冲层，这种情况中，应变缓冲层为鳍的部分，其并不包括突出部，对于不同的制作工艺可以得到对应的这两种结构。

上述的应变缓冲层的厚度可以根据情况来设置，本申请的一种实施例中，上述应变缓冲层的厚度在50～1000nm之间，该厚度既可以保证应变缓冲层中的缺陷较少，又能为沟道区提供足够的应力。

为了进一步减少应变缓冲层中的缺陷，本申请的一种实施例中，上述应变缓冲层的材料与上述缺陷消除层中与上述衬底距离最大的结构层的材料相同，从而使得应变缓冲层能够高质量的外延，这样可以进一步减少导电沟道层中的缺陷，进一步保证了器件具有良好的性能。以一种具体的实施例来说明，缺陷消除层中包括三个量子阱，沿着远离衬底的方向依次为第一量子阱、第二量子阱和第三量子阱，各量子阱中包括两个结构层，沿远离衬底的方向上依次为第一结构层和第二结构层，那么，上述应变缓冲层的材料应该与第三量子阱中的第二结构层的材料相同。

为了对导电沟道进行保护，防止在制作过程中的清洗、注入以及刻蚀等工艺对导电沟道的不良影响，本申请的一种图中未示出的实施例中，上述半导体结构还包括盖帽层，盖帽层位于上述导电沟道的远离上述缺陷消除层的表面上，当该半导体结构包括一个导电沟道时，盖帽层位于上述导电沟道的远离上述缺陷消除层的表面上，当该半导体结构包括多个沿远离衬底方向上依次间隔设置的导电沟道时，盖帽层位于与上述衬底距离最大的上述导电沟道的远离上述缺陷消除层的表面上，在图中就是指最上方的导电沟道，上述盖帽层的材料为Si。

本申请的半导体结构可以为包括衬底以及导电沟道的任何结构，一种具体的图中未示出的实施例中，本申请的上述半导体结构为纳米线器件或者三维FinFET，具体地，该半导体结构还包括源漏外延层、栅极、高K介质以及侧墙，其中，源漏外延层位于上述鳍的远离上述缺陷消除层的表面上且位于上述导电沟道两侧，上述源漏外延层与位于上述导电沟通两侧的上述鳍形成源/漏区；栅极位于上述导电沟道的远离上述缺陷消除层的表面上，在上述半导体结构包括多个导电沟道的情况下，任意两个上述导电沟道之间具有空隙，上述栅极还位于上述空隙中；高K介质位于上述栅极的两侧以及上述栅极与上述导电沟道之间，在上述半导体结构包括多个导电沟道的情况下，上述高K介质还位于上述空隙中且位于上述栅极的外周；侧墙位于上述导电沟道的远离上述缺陷消除层的表面上且位于上述高K介质的两侧。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1)、本申请的制作方法中，在设置沟道结构之前，先设置缺陷层和缺陷消除层，其中，缺陷层中具有较多的缺陷，通过具有量子阱的缺陷消除层将缺陷层中的缺陷限制住，避免缺陷一直延伸到沟道结构中，且量子阱中与衬底距离最大的结构层的材料与衬底的材料不同且包括导电沟道层的材料的至少部分元素，这样使得后续设置的导电沟道层对应的关键厚度较大，即导电沟道层在较大的厚度范围内均不会产生缺陷，从而降低了导电沟道中的缺陷的数量，进一步保证了器件具有良好的性能。

2)、本申请的半导体结构中，在导电沟道和衬底之间设置有缺陷层和缺陷消除层，其中，缺陷层中具有较多的缺陷，通过具有量子阱的缺陷消除层将缺陷层中的缺陷限制住，避免缺陷一直延伸到沟道结构中，且量子阱中与衬底距离最大的结构层的材料与衬底的材料不同且包括导电沟道层的材料的至少部分元素，这样使得导电沟道层对应的关键厚度较大，即导电沟道层在较大的厚度范围内均不会产生缺陷，使得与现有技术的厚度相同的导电沟道相比，其缺陷的数量较少，进一步保证了器件具有良好的性能。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (29)

1.一种半导体结构的制作方法，其特征在于，包括：

在衬底的表面上设置缺陷层，所述缺陷层的材料与所述衬底的材料不同且所述缺陷层中包括晶体缺陷；

在所述缺陷层的裸露表面上设置缺陷消除层，所述缺陷消除层包括多个叠置的量子阱，各所述量子阱包括至少两个结构层，所述量子阱中与所述衬底距离最大的所述结构层的材料与所述衬底的材料不同；

在所述缺陷消除层的裸露表面上设置包括导电沟道层的沟道结构，所述缺陷层的材料包括所述导电沟道层的材料的至少部分元素，与所述衬底的材料不同的所述结构层的材料包括所述导电沟道层的材料的至少部分元素。

2.根据权利要求1所述的制作方法，其特征在于，所述衬底为Si衬底或SOI衬底，所述缺陷层的材料包括Si_1-xGe_x，其中，0<x≤100％，所述导电沟道层的材料包括Si、Ge和/或SiGe。

3.根据权利要求2所述的制作方法，其特征在于，所述缺陷层的厚度大于Ge含量对应的关键厚度的两倍，所述关键厚度为结构层对应的材料无缺陷生长的最大厚度。

4.根据权利要求2所述的制作方法，其特征在于，10％≤x≤50％。

5.根据权利要求2所述的制作方法，其特征在于，所述缺陷层的厚度在50～600nm之间。

6.根据权利要求2所述的制作方法，其特征在于，各所述量子阱的沿远离所述衬底的方向的所述结构层依次为Si层和Si_1-yGe_y层，其中，0<y≤100％。

7.根据权利要求6所述的制作方法，其特征在于，所述Si层的厚度在2～30nm之间，所述Si_1-yGe_y层的厚度在5～30nm之间。

8.根据权利要求6所述的制作方法，其特征在于，20％≤y≤60％。

9.根据权利要求1所述的制作方法，其特征在于，在设置所述缺陷层和设置所述缺陷消除层之间，所述制作方法还包括：

对所述缺陷层进行平坦化处理，所述缺陷消除层设置在平坦化处理后的所述缺陷层的表面上。

10.根据权利要求1至9中任一项所述的制作方法，其特征在于，在设置所述缺陷消除层和设置所述沟道结构之间，所述制作方法还包括：

在所述缺陷消除层的裸露的表面上设置预应变缓冲层，所述沟道结构设置在所述预应变缓冲层的裸露表面上。

11.根据权利要求10所述的制作方法，其特征在于，所述预应变缓冲层的厚度在50～1000nm之间。

12.根据权利要求10所述的制作方法，其特征在于，所述预应变缓冲层的材料与所述缺陷消除层的与所述衬底距离最大的所述结构层的材料相同。

13.根据权利要求10所述的制作方法，其特征在于，在设置所述预应变缓冲层和设置所述沟道结构之间，所述制作方法还包括：

对所述预应变缓冲层进行平坦化处理，所述沟道结构设置在平坦化处理后的所述预应变缓冲层的表面上。

14.根据权利要求2至9中任一项所述的制作方法，其特征在于，在设置所述沟道结构之后，所述制作方法还包括：

在所述沟道结构的远离所述缺陷消除层的表面上设置预盖帽层，所述预盖帽层的材料为Si。

15.根据权利要求10所述的制作方法，其特征在于，在设置所述沟道结构之后，所述制作方法还包括：

对所述沟道结构和部分所述预应变缓冲层进行刻蚀，形成鳍，剩余的所述预应变缓冲层为应变缓冲层，所述鳍包括导电沟道和部分所述应变缓冲层；

在所述鳍的部分裸露表面上设置假栅；

在所述鳍的部分裸露表面上且所述假栅的两侧设置侧墙；

在所述侧墙两侧的所述鳍的裸露表面上设置外延源漏层，所述源漏外延层与位于所述侧墙两侧的所述鳍形成源/漏区；

去除所述假栅；

在去除所述假栅后形成的凹槽中依次填充高K介质和栅极材料，在所述沟道结构包括牺牲层的情况下，在填充所述高K介质之前，所述制作方法还包括释放纳米线的过程，在释放所述纳米线之后，所述制作方法还包括在释放所述纳米线后形成的空隙中填充依次所述高K介质和所述栅极材料。

16.一种半导体结构，其特征在于，所述半导体结构由权利要求1至15中任一项所述的制作方法制作而成。

17.一种半导体结构，其特征在于，所述半导体结构包括：

衬底；

缺陷层，位于所述衬底的表面上，所述缺陷层的材料与所述衬底的材料不同且所述缺陷层中包括晶体缺陷；

缺陷消除层，位于缺陷层的表面上，所述缺陷消除层包括多个叠置的量子阱；

鳍，包括至少一个导电沟道，所述鳍位于所述缺陷消除层的远离所述缺陷层的表面上，所述缺陷层的材料以及所述量子阱的材料均包括所述导电沟道的材料的至少部分元素。

18.根据权利要求17所述的半导体结构，其特征在于，所述衬底为Si衬底或SOI衬底，所述缺陷层的材料包括Si_1-xGe_x，其中，0<x≤100％。

19.根据权利要求18所述的半导体结构，其特征在于，所述缺陷层的厚度大于Ge含量对应的关键厚度的两倍，所述关键厚度为结构层对应的材料无缺陷生长的最大厚度。

20.根据权利要求18所述的半导体结构，其特征在于，10％≤x≤50％。

21.根据权利要求17所述的半导体结构，其特征在于，各所述量子阱沿远离所述衬底的方向依次包括Si层和Si_1-yGe_y层，其中，0<y≤100％。

22.根据权利要求21所述的半导体结构，其特征在于，所述Si层的厚度在2～30nm之间，所述Si_1-yGe_y层的厚度在5～30nm之间。

23.根据权利要求21所述的半导体结构，其特征在于，所述缺陷消除层中的量子阱的个数大于2。

24.根据权利要求21所述的半导体结构，其特征在于，20％≤y≤60％。

25.根据权利要求18至24中任一项所述的半导体结构，其特征在于，

所述鳍还包括：

至少部分的应变缓冲层，位于所述导电沟道和所述缺陷消除层之间。

26.根据权利要求25所述的半导体结构，其特征在于，所述应变缓冲层的厚度在50～1000nm之间。

27.根据权利要求25所述的半导体结构，其特征在于，所述应变缓冲层的材料与所述缺陷消除层中与所述衬底距离最大的所述Si_1-yGe_y层的材料相同。

28.根据权利要求25所述的半导体结构，其特征在于，所述半导体结构还包括：

盖帽层，位于所述导电沟道的远离所述缺陷消除层的表面上，在所述半导体器件包括多个沿远离所述衬底方向上依次间隔设置的导电沟道的情况下，所述盖帽层位于与所述衬底距离最大的所述导电沟道的远离所述缺陷消除层的表面上，所述盖帽层的材料为Si。

29.根据权利要求17所述的半导体结构，其特征在于，所述半导体结构还包括：

源漏外延层，位于所述鳍的远离所述缺陷消除层的表面上且位于所述导电沟道两侧；

栅极，位于所述导电沟道的远离所述缺陷消除层的表面上，在所述半导体结构包括多个导电沟道的情况下，任意两个所述导电沟道之间具有空隙，所述栅极还位于所述空隙中；

高K介质，位于所述栅极的两侧以及所述栅极与所述导电沟道之间，在所述半导体结构包括多个导电沟道的情况下，所述高K介质还位于所述空隙中且位于所述栅极的外周；

侧墙，位于所述导电沟道的远离所述缺陷消除层的表面上且位于所述高K介质的两侧。

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