CN1656603A - 形成晶格调谐的半导体衬底 - Google Patents

形成晶格调谐的半导体衬底 Download PDF

Info

Publication number
CN1656603A
CN1656603A CNA038122847A CN03812284A CN1656603A CN 1656603 A CN1656603 A CN 1656603A CN A038122847 A CNA038122847 A CN A038122847A CN 03812284 A CN03812284 A CN 03812284A CN 1656603 A CN1656603 A CN 1656603A
Authority
CN
China
Prior art keywords
layer
sige layer
gradual
uniform
growth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA038122847A
Other languages
English (en)
Other versions
CN100437905C (zh
Inventor
亚当·丹尼尔·开普维尔
蒂莫西·约翰·格拉斯彼
埃文·休伯特·克雷斯威尔·帕克
特伦斯·霍尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AdvanceSis Ltd
Original Assignee
University of Warwick
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Warwick filed Critical University of Warwick
Publication of CN1656603A publication Critical patent/CN1656603A/zh
Application granted granted Critical
Publication of CN100437905C publication Critical patent/CN100437905C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/52—Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

为减少虚拟衬底中的位错堆积，在下面的硅衬底34和最上部的恒定组分SiGe层36之间提供缓冲层32，包括交替的缓变SiGe层38和均匀SiGe层40。每个缓变SiGe层38淀积期间，Ge比率x从对应于前一层的Ge组分率值线性增加到对应于下一层的Ge组分率值。每个均匀SiGe层40淀积期间，Ge比率x保持不变，由此在缓冲层的整个深度，Ge比率x以台阶形方式改变。每对缓变和均匀SiGe层38和40淀积之后停止提供Si和Ge，在比各层淀积温度高的升高后温度下退火晶片。通过堆积位错，允许每个缓变SiGe层应力释放，但均匀SiGe层40阻止了位错堆积延伸到缓变SiGe层38之外。在原处进行每个随后的退火步骤确保了以前施加的缓变和均匀SiGe层38和40的完全应力释放，而无论这些层的相对厚度是多少。由此在连续的各层对38和40内基本上独立地产生了位错，位错较均匀地分布，由于这种位错仅产生小面积的波动40。而且，螺旋位错的密度显著降低，因此通过减少导致有源器件中电子散射并降低电子移动速度的原子晶格，增强了有效衬底的性能。

Description

形成晶格调谐的半导体衬底
技术领域
本发明涉及晶格调谐半导体衬底的制造，特别但并非绝对地涉及应力释放(relaxed)SiGe“虚拟(virtual)衬底”的制造，该虚拟衬底适合于生长应变的硅或硅/锗(SiGe)激活层和未应变的III-V半导体激活层，在这些激活层内可以构造如金属氧化物半导体场效应晶体管(MOSFET)这样的有源半导体器件。
背景技术
现已公知，通过置于Si晶片和Si层之间的应力释放SiGe缓冲层，在Si晶片上外延地生长应变的Si层，以在应变的Si层内构造如MOSFET这样的半导体器件，以便提高半导体器件的性能。提供所述缓冲层以便相对于下层Si衬底的晶格间距来说增加晶格间距，该缓冲层通常被称为虚拟衬底。
现已公知，在硅衬底上外延地生长硅和锗(SiGe)合金以形成缓冲层。由于SiGe的晶格间距大于Si通常的晶格间距，如果缓冲层允许应力释放，通过提供这种缓冲层使晶格间距获得了所希望的增加。
应力释放缓冲层为了减轻应变，不可避免地会引起在缓冲层中产生位错。这些位错通常从下层的表面开始形成半环，该半环在应变的界面扩展形成长位错。然而，如此延伸而穿过了缓冲层深度的螺旋位错的产生对衬底的质量是有害的，这种位错将产生不平整的表面并且导致在有源半导体器件内的电子散射。而且，由于许多位错需要减轻SiGe层中的应变，这种位错不可避免地相互影响，引起螺旋位错的销栓。此外为了进一步的应力释放，需要更多的位错，这将导致更高密度的螺旋位错。
如在专利US5442205、US5221413、WO98/00857和JP6-252046中所公开的制造这种缓冲层的已知技术，引起层中的Ge成分线性地缓变，以便使应变的界面能够分散在缓变区域内。这意味着这种形式的位错也将分散在缓变区域内，因此不太容易相互作用。然而，这种技术存在以下问题：位错的主要源是多种机制，其中许多位错产生自相同的源，这导致通常在相同的原子滑动面上，位错聚集成组。来自这些位错组的应变场使虚拟衬底表面具有大的波动，这即对虚拟衬底的质量很有害又更容易招致螺旋位错。
US2002/0017642A1介绍了一项技术，在该技术中缓冲层由多个包括有缓变SiGe层的交替叠层结构构成，缓变SiGe层中所具有的Ge组分率从其所形成于其上的材料的Ge组分率逐渐增加到一个增加后的级别，位于缓变SiGe层顶部上的均匀SiGe层即具有增加后级别的Ge组分率，该增加后级别的Ge组分率始终在层中保持足够的恒定。这种的交替缓变和均匀SiGe层的提供，使缓冲层中Ge组分率阶梯状变化，进而使位错在界面的横向扩散变得更容易，因此不太可能发生螺旋位错，从而易于提供更小的表面粗糙度。然而，该技术为了得到满意的性能，需要提供较厚、精细地缓变的交替层，但即使这样由于螺旋位错的堆积仍然会使性能降低。
发明内容
本发明的目的是提供一种形成晶格调谐半导体衬底的方法，相对于已知的技术通过降低螺旋位错的密度增强了性能。
基于本发明提供了一种形成晶格调谐半导体衬底的方法，包括：
(a)在Si晶片表面上外延地生长第一缓变SiGe层，第一缓变SiGe层具有的Ge组分率在层中由最小值增加到第一级；
(b)在第一缓变SiGe层的顶部上外延生长第一均匀SiGe层，第一均匀SiGe层具有的Ge组分率在层中始终充分地保持在所述第一级；
(c)第一缓变SiGe层退火至少至升高后的温度，以便充分完全地解除SiGe层中的应变；以及
(d)在第一均匀SiGe层顶部上外延生长第二缓变SiGe层，第二缓变SiGe层具有的Ge组分率在层中由所述第一级增加到大于第一级的第二级。
这种技术能够制备具有每平方厘米小于106位错的高质量的SiGe虚拟衬底，这一效果是由于退火步骤应力释放了至少一系列交替的缓变和均匀SiGe层的下层(应变的解除是由于在不同晶格间距下面的Si层上缓变SiGe层生长的结果)。这种应力释放进而趋于限制了相同的原子平面上位错的聚积程度，特别是趋于避免位错和螺旋位错的产生之间的相互作用，其中螺旋位错的发生是随着交替的缓变和均匀SiGe层彼此被相互堆积在另一个之上。由此对于给定的最终Ge组分，更薄的虚拟衬底可以被制备出来，并且螺旋位错密度和表面起伏显著地减少。这样可得到更优异而且功率更容易耗散的虚拟衬底。虚拟衬底的表面粗糙度的降低使以后的进一步处理更加简化，这是由于表面抛光的工作可以减少或省略，由表面不平整造成的清晰度(definition)损耗可以减小。
所述退火步骤可以在生长最下部的缓变层或在生长最下部的缓变和均匀层之后进行，或者在生长每个缓变层或在生长每对缓变和均匀层之后进行，并且在350到1200℃范围内的升高后的温度下进行退火步骤，在350到1000℃范围内的温度下进行每个外延地生长步骤。
所述外延地生长步骤可以通过分子束外延(MBE)或通过化学汽相淀积(CVD)进行。
附图说明
为了更彻底理解本发明，可参考附图，其中：
图1示出了在形成应变Si衬底的现有技术中使用的缓冲层中位错堆积效应的说明示意图；
图2示出了本发明方法中提供的交替的缓变和均匀SiGe层上Ge比率变化，以及在该方法中使用的典型生长和退火温度的曲线；以及
图3示出了在图2的方法中产生位错的说明示意图。
具体实施方式
下面的说明主要涉及在下面的Si衬底上，通过在两者之间插入SiGe缓冲层，形成虚拟晶格调谐Si衬底。然而应该理解本发明也适用于制备其它类型的晶格调谐半导体衬底，包括在允许III-V与硅结合的终止于完全应力释放的Ge处的衬底。根据本发明还可以在外延生长工艺中引入一个或多个表面活性剂，例如锑，以便通过减小表面能量制备更光滑的虚拟衬底表面和更低密度的螺旋位错。
图1示出了利用现有技术产生的虚拟Si衬底10的结构，其中缓变的SiGe缓冲层12介于下面的Si衬底14和恒定组分SiGe层16之间。此种情况下，经常通过化学汽相淀积(CVD)在衬底14的表面上外延生长SiGe缓冲层12，在淀积工艺期间汽相的Ge比率x增加，以便缓冲层12上Ge的组分率由与衬底14界面处基本上为零的数值逐渐线性地增加到恒定组分SiGe层16界面处的需要值(例如50％)。恒定组分的SiGe层16提供了在其上可以随后生长用于构造需要的半导体器件的应变Si层或任何其它所需层的表面。这种贯串层中整个深度上Ge组分率的缓变导致淀积期间形成的位错分散在缓变区域上，因此相对于在浓度密集的区域中形成位错的情况，不容易相互影响。
然而，在涉及的低应变处，存在出自相同的源产生多个种位错的趋势，结果在共同的原子滑动面20上产生了多组位错18，来自这些组位错的应变场可以导致延伸于缓冲层12的整个深度上的螺旋位错和大的表面波动22。
为了减少由上述技术引起的堆积位错的程度，本发明方法在Si衬底34和恒定组分SiGe层36之间提供了缓冲层32，包括交替缓变SiGe层38和均匀SiGe层40，如图3中所示。在淀积每个缓变的SiGe层38期间，Ge的比率x由对应于前一层的Ge组分率的值线性增加到对应于下一层的Ge组分率的值。而且，每个均匀SiGe层40淀积期间，Ge比率x保持不变，因此在缓冲层的整个深度，Ge比率x以台阶形方式改变，如图2中的曲线所示。
在每对缓变和均匀SiGe层38和40淀积之后，停止提供Si和Ge，在比已完成的各层淀积温度都高的升高后温度下对晶片进行退火。这在图2中曲线的上部中被示出，右边的刻度表示本方法中使用的生长和退火温度。图中可以看出在700℃的温度下淀积初始缓变和均匀SiGe层，随后在900℃的温度下进行退火步骤。在接着的更低温度下淀积缓变和均匀的SiGe层，之后是接着的更低温度的退火步骤。
在该技术中，通过图3中42所示的位错堆积，允许每个缓变SiGe层应力释放，但是均匀SiGe层40防止了位错堆积延伸到缓变SiGe层38之外。而且，在原处进行的每个随后的退火步骤确保了先前施加的缓变和均匀SiGe层38和40完全应力释放，并且无论这些层的相对厚度是多少。因此，每次退火步骤之后，缓变和均匀SiGe层38和40的生长可以随后进行，不受以前层多种的位错机制影响。因此在连续的各层对38和40内基本上独立地产生位错，位错相对较均匀地分布，并且这种位错仅产生小面积的波动40。而且，螺旋位错的密度显著降低，因此通过减少可能导致有源器件中电子散射和电子移动速度降低的原子晶格的断裂现象，增强了虚拟衬底的性能。
应该指出通过本发明上述技术制备的具有更优性能的虚拟衬底，可以通过使用较薄通常为200nm厚度的缓变和均匀SiGe层获得。随着Ge组分率的增加，生长温度和退火温度降低，由此维持了2D生长并降低了表面粗糙度。
实例
为了说明，下面详细介绍本发明方法的一个例子。应该理解本发明并不限于以下所给参数的特定组合。
为了在(001)晶向4英寸(约10厘米)的Si衬底上制造具有50％Ge比率的虚拟SiGe衬底，使用了VG半导体V90固体源分子束外延系统(SS-MBE)，这种系统的生长速率通常为每秒0.5-1.0(虽然每秒0.1-10的生长速率也是可以实现的)。首先在改性的RCA腐蚀剂中清洗衬底，之后用2％的氢氟化物浸泡，并在890℃下原处解除吸附20分钟。利用Si源，随着生长温度由860℃降低到700℃，在衬底上外延地生长100nm的Si层，在200nm的缓变SiGe层生长期间，附加有组分率由0％线性增加到10％的Ge源。通过Ge组分率保持在10％，在缓变SiGe层顶部上生长200nm均匀SiGe层。通过关闭源，则SiGe终止生长，并将衬底温度升高到910℃保持30分钟，以进行各层的退火。
该退火步骤之后，温度降低到700℃，利用SiGe源重新开始外延地生长以产生200nm的线性缓变SiGe层，随着温度由700℃线性降低到650℃，该SiGe层在其厚度范围内具有的Ge组分率由10％变化为20％。随后在650℃的恒定温度下生长200nm厚度具有20％的Ge组分率的另一均匀SiGe层。再次终止生长，并在860℃的温度下进行30分钟的另一退火步骤。
这种降低温度的同时在缓变SiGe层中线性地缓变Ge，在恒定的温度下提供均匀SiGe层，随后30分钟原处的退火步骤的工序被多次重复直到达到50％的Ge组分率。下面的表中总结了图2中曲线所示完整方法的各个步骤。应该可以看出该方法包括有淀积五个分离的缓变SiGe层以及五个分离的均匀SiGe层，随后五个分别的退火步骤以制备50％的SiGe衬底。
具体的生长技术规格
生长所使用的设备是VG半导体V90固体源分子束外延系统(SS-MBE)。该系统中的生长速率通常为每秒0.5-1.0埃，尽管也可以实现0.1-10埃。
首先在改性的RCA腐蚀剂中清洗(001)晶向的4”硅衬底，之后用2％HF浸泡，在890℃下原处解除吸附20分钟(对于硅晶片这是相当典型的清洁工序)。温度降低的同时生长100nm的Si，以便可以无中断地开始生长虚拟衬底。一旦温度达到700℃，锗比率在整个的200nm上线性增加到10％。然后生长具有10％恒定组分的200nm层。随着衬底温度升高到910℃保持30分钟，SiGe的生长终止。退火之后，温度回降到700℃的生长温度。生长重新开始，并且随着温度由700℃线性降低到650℃，在整个200nm内生长从1 0％到20％线性缓变的组分。在650℃的恒定生长温度下，整个200nm内生长20％Ge的下一层。再次终止生长，温度增加到860℃下退火30分钟。这种降低温度的同时线性地缓变Ge，在恒定的温度下生长均匀组分层，之后接30分钟的原处退火步骤的工序多次重复直到达到50％的Ge组分率。在表1中以及下面的图中总结了这些技术规格。
步骤    生长温度(℃) 锗组分(％) 厚度(nm)  退火温度(℃)  退火时间(min)
    1     700     0-10     200     -     -
    2     700     10     200     -     -
    3     -     -     -     910     30
    4     700-650     10-20     200     -     -
    5     650     20     200     -     -
    6     -     -     -     860     30
    7     650-600     20-30     200     -     -
    8     600     30     200     -     -
    9     -     -     -     810     30
    10     600-575     30-40     200     -     -
    11     575     40     200     -     -
    12     -     -     -     785     30
    13     575-550     40-50     200     -     -
    14     550     50     200     -     -
    15     -     -     -     760     30
                           表1
在上述例子中，每个缓变和均匀SiGe层均具有仅约200nm的厚度，得到的缓冲层总厚度仅约2μm。其优势既是由于制备较薄的层更经济，更主要的是由于假定SiGe与Si相比不是良好的导热体的情况下，优化了生长于虚拟衬底顶部上的器件层和下面Si衬底之间的热耦合。提供较薄的虚拟衬底的另一优势在于虚拟衬底仅覆盖了芯片的选择部分，在结合有虚拟衬底的区域与芯片上其它区域之间，只需提供使处理更加简单的，如敷金属操作等的较小的步骤。这表明与现有的虚拟衬底相比有显著的提高。
应该理解在本发明的范围内上述方法可以有多种变化。例如，可以改变SiGe层的厚度，由此则层越薄则更多地来自于下面的Si衬底，优选使每对缓变和均匀层都比其以前的层对薄。同样所有或部分层的厚度可以大于或小于200nm，例如在50-1000nm的范围内，优选在150-250nm的范围内。缓变和均匀SiGe层的数量可以改变，例如可以在4到15个层对的范围内，各层内的缓变也可以在整个Ge组分范围内。均匀和缓变层的组分也可以改变，例如通过加入一种或多种表面活性物质，例如锑或原子氢，以便降低表面粗糙度，和/或以线性地提供方式以外的其它提供最初和最终组分率的方式，改变缓变层中Ge的组分率。而且，可以在生长部分或所有缓变层之前先生长含有高密度点缺陷的薄层，以便促进应力释放。可以通过在例如100到400℃低温下的外延地生长，或者通过在生长缓变层之前的离子注入来制备这种层。
也可以使用其它不同的外延生长工艺，例如气体源MBE工艺或CVD工艺的任何变形(例如，低压、等离子体增强的CVD、常压CVD和超高压CVD)。如果使用低压CVD，那么优选在每个退火步骤期间维持氢气氛。也可以在方法中限制提供退火步骤的次数，例如，在生长第一缓变和均匀SiGe层之后提供仅一次退火步骤，或者在生长低层的SiGe层之后提供两次或多次退火步骤。这些退火步骤有助于在更容易于发生位错间相互作用的低层中，使位错成核，这在高层中可能不需要。提供有多个退火步骤的情况中，相对于之前的退火步骤，在随后的步骤中退火时间将减少。而且，虚拟衬底可以外延地生长在成图案的硅晶片上或者具有成图案的氧化层的晶片上，从而生长仅发生在选择的区域中。因此举例来说，这种构造技术可以用于在需要增强电路功能的芯片的一个或多个选定区域中制备虚拟衬底(对于系统集成芯片可能需要)。
本发明的方法可以广泛地适用，包括提供用于生长应变或应力释放的Si、Ge或SiGe层的虚拟衬底，用于制造如双极结型晶体管(BJT)、场效应晶体管(FET)和谐振遂道二极管(RTD)的器件，以及用于CMOS技术高速数字接口的III-V半导体层，以及光电应用，包括发光二极管(LED)和半导体激光器。

Claims (14)

1、一种形成晶格调谐的半导体衬底的方法，包括：
(a)在Si晶片表面上外延地生长第一缓变SiGe层，该第一缓变SiGe层的Ge组分率在层中由最小值增加到第一级；
(b)在第一缓变SiGe层的顶部上外延地生长第一均匀SiGe层，第一均匀SiGe层的Ge组分率在层中恒定不变地处在所述第一级上；
(c)在升高后的温度下对至少第一缓变SiGe层进行退火，以便完全减轻SiGe层中的应变；以及
(d)在第一均匀SiGe层的顶部上外延地生长第二缓变SiGe层，第二缓变SiGe层具有的Ge组分率在层中由所述第一级增加到大于所述第一级的第二级。
2、根据权利要求1所述的方法，其中所述退火步骤(c)在生长第一均匀SiGe层之后和生长第二缓变SiGe层之前进行。
3、根据权利要求1或2所述的方法，进一步包括：在第二缓变SiGe层顶部上外延地生长第二均匀SiGe层，第二均匀SiGe层具有的Ge组分率在层中恒定不变地处在所述第二级上。
4、根据权利要求3所述的方法，进一步包括：另一缓变和均匀SiGe层外延地生长在第一和第二SiGe层的顶部上，另一缓变和均匀SiGe层具有的Ge组分率在该或每个缓变SiGe层中从前一均匀SiGe层的级别增加到增加后级别。
5、根据权利要求3或4所述的方法，其中在所述第二和另一均匀SiGe层中的至少一个外延生长之后，执行与步骤(c)的退火步骤类似的升高后温度下的另一退火步骤。
6、根据权利要求4或5所述的方法，其中每个所述的外延生长步骤在350到1000℃范围的温度下进行。
7、根据以上任何一项权利要求所述的方法，其中所述在升高后温度下进行的该或每个退火步骤是在500到1200℃的范围内进行的。
8、根据以上权利要求1到7的任何一个权利要求所述的方法，其中通过分子束外延(MBE)进行所述外延生长步骤。
9、根据以上权利要求1到7的任何一个权利要求所述的方法，其中通过化学汽相淀积(CVD)进行所述外延地生长步骤。
10、根据以上任何一个权利要求所述的方法，其中通过添加一个或多个表面活性物质降低了至少一些缓变和均匀SiGe层的表面粗糙度。
11、根据以上任何一个权利要求所述的方法，其中刚好在生长至少一个所述缓变SiGe层之前生长含有高密度点缺陷的薄层。
12、根据以上任何一个权利要求所述的方法，进一步包括在缓变和均匀SiGe层的顶部上生长在其中形成有一个或多个半导体器件的应变Si层的步骤。
13、一种根据以上任何一个权利要求所述的方法形成的晶格调谐半导体衬底。
14、根据权利要求13所述的晶格调谐的半导体衬底，结合了在其中形成有一个或多个半导体器件的应变Si层。
CNB038122847A 2002-05-31 2003-05-30 形成晶格调谐的半导体衬底 Expired - Fee Related CN100437905C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB0212616.7 2002-05-31
GBGB0212616.7A GB0212616D0 (en) 2002-05-31 2002-05-31 Formation of lattice-tuning semiconductor substrates

Publications (2)

Publication Number Publication Date
CN1656603A true CN1656603A (zh) 2005-08-17
CN100437905C CN100437905C (zh) 2008-11-26

Family

ID=9937802

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB038122847A Expired - Fee Related CN100437905C (zh) 2002-05-31 2003-05-30 形成晶格调谐的半导体衬底

Country Status (8)

Country Link
US (1) US7214598B2 (zh)
EP (1) EP1509949B1 (zh)
JP (1) JP2005528795A (zh)
KR (1) KR20050013563A (zh)
CN (1) CN100437905C (zh)
AU (1) AU2003251718A1 (zh)
GB (1) GB0212616D0 (zh)
WO (1) WO2003103031A2 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8115195B2 (en) 2008-03-20 2012-02-14 Siltronic Ag Semiconductor wafer with a heteroepitaxial layer and a method for producing the wafer
CN109887847A (zh) * 2019-03-08 2019-06-14 中国科学院微电子研究所 半导体结构与其制作方法
CN109920738A (zh) * 2019-03-08 2019-06-21 中国科学院微电子研究所 半导体结构与其制作方法
CN109950153A (zh) * 2019-03-08 2019-06-28 中国科学院微电子研究所 半导体结构与其制作方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004021578A1 (de) 2003-09-17 2005-04-21 Aixtron Ag Verfahren und Vorrichtung zur Abscheidung von ein-oder mehrkomponentigen Schichten und Schichtfolgen unter Verwendung von nicht-kontinuierlicher Injektion von flüssigen und gelösten Ausgangssubstanzen über eine Mehrkanalinjektionseinheit
WO2006005637A1 (de) * 2004-07-15 2006-01-19 Aixtron Ag Verfahren zur abscheidung von silizium und germanium enthaltenden schichten
US20050132952A1 (en) * 2003-12-17 2005-06-23 Michael Ward Semiconductor alloy with low surface roughness, and method of making the same
US7247583B2 (en) 2004-01-30 2007-07-24 Toshiba Ceramics Co., Ltd. Manufacturing method for strained silicon wafer
GB2411047B (en) * 2004-02-13 2008-01-02 Iqe Silicon Compounds Ltd Compound semiconductor device and method of producing the same
US7118995B2 (en) 2004-05-19 2006-10-10 International Business Machines Corporation Yield improvement in silicon-germanium epitaxial growth
US7682952B2 (en) * 2004-11-30 2010-03-23 Massachusetts Institute Of Technology Method for forming low defect density alloy graded layers and structure containing such layers
EP1705697A1 (en) 2005-03-21 2006-09-27 S.O.I. Tec Silicon on Insulator Technologies S.A. Composition graded layer structure and method for forming the same
JP2007036134A (ja) * 2005-07-29 2007-02-08 Toshiba Corp 半導体ウェーハ及び半導体装置の製造方法
US7902046B2 (en) * 2005-09-19 2011-03-08 The Board Of Trustees Of The Leland Stanford Junior University Thin buffer layers for SiGe growth on mismatched substrates
WO2007053686A2 (en) 2005-11-01 2007-05-10 Massachusetts Institute Of Technology Monolithically integrated semiconductor materials and devices
US20070154637A1 (en) * 2005-12-19 2007-07-05 Rohm And Haas Electronic Materials Llc Organometallic composition
US8063397B2 (en) 2006-06-28 2011-11-22 Massachusetts Institute Of Technology Semiconductor light-emitting structure and graded-composition substrate providing yellow-green light emission
US20090242989A1 (en) * 2008-03-25 2009-10-01 Chan Kevin K Complementary metal-oxide-semiconductor device with embedded stressor
US8084788B2 (en) * 2008-10-10 2011-12-27 International Business Machines Corporation Method of forming source and drain of a field-effect-transistor and structure thereof
KR20100064742A (ko) * 2008-12-05 2010-06-15 한국전자통신연구원 낮은 침투전위 밀도를 갖는 순수 게르마늄 박막 성장법
US7902009B2 (en) * 2008-12-11 2011-03-08 Intel Corporation Graded high germanium compound films for strained semiconductor devices
US20110070746A1 (en) * 2009-09-24 2011-03-24 Te-Yin Kao Method of increasing operation speed and saturated current of semiconductor device and method of reducing site flatness and roughness of surface of semiconductor wafer
GB2519338A (en) * 2013-10-17 2015-04-22 Nanogan Ltd Crack-free gallium nitride materials
KR102259328B1 (ko) 2014-10-10 2021-06-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9842900B2 (en) 2016-03-30 2017-12-12 International Business Machines Corporation Graded buffer layers with lattice matched epitaxial oxide interlayers
US10801895B2 (en) 2017-09-07 2020-10-13 Teledyne Scientific & Imaging, Llc Spectroscopic focal plane array and method of making same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5256550A (en) 1988-11-29 1993-10-26 Hewlett-Packard Company Fabricating a semiconductor device with strained Si1-x Gex layer
US5221413A (en) 1991-04-24 1993-06-22 At&T Bell Laboratories Method for making low defect density semiconductor heterostructure and devices made thereby
US5442205A (en) 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
US5891769A (en) * 1997-04-07 1999-04-06 Motorola, Inc. Method for forming a semiconductor device having a heteroepitaxial layer
EP1016129B2 (en) * 1997-06-24 2009-06-10 Massachusetts Institute Of Technology Controlling threading dislocation densities using graded layers and planarization
DE19859429A1 (de) 1998-12-22 2000-06-29 Daimler Chrysler Ag Verfahren zur Herstellung epitaktischer Silizium-Germaniumschichten
EP1214735A1 (en) 1999-09-20 2002-06-19 Amberwave Systems Corporation Method of producing relaxed silicon germanium layers
WO2001054175A1 (en) * 2000-01-20 2001-07-26 Amberwave Systems Corporation Low threading dislocation density relaxed mismatched epilayers without high temperature growth
JP4269541B2 (ja) 2000-08-01 2009-05-27 株式会社Ｓｕｍｃｏ 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8115195B2 (en) 2008-03-20 2012-02-14 Siltronic Ag Semiconductor wafer with a heteroepitaxial layer and a method for producing the wafer
CN109887847A (zh) * 2019-03-08 2019-06-14 中国科学院微电子研究所 半导体结构与其制作方法
CN109920738A (zh) * 2019-03-08 2019-06-21 中国科学院微电子研究所 半导体结构与其制作方法
CN109950153A (zh) * 2019-03-08 2019-06-28 中国科学院微电子研究所 半导体结构与其制作方法
CN109950153B (zh) * 2019-03-08 2022-03-04 中国科学院微电子研究所 半导体结构与其制作方法

Also Published As

Publication number Publication date
EP1509949B1 (en) 2012-08-22
KR20050013563A (ko) 2005-02-04
EP1509949A2 (en) 2005-03-02
JP2005528795A (ja) 2005-09-22
CN100437905C (zh) 2008-11-26
WO2003103031A3 (en) 2004-04-08
WO2003103031A2 (en) 2003-12-11
US7214598B2 (en) 2007-05-08
AU2003251718A1 (en) 2003-12-19
US20050239255A1 (en) 2005-10-27
GB0212616D0 (en) 2002-07-10

Similar Documents

Publication Publication Date Title
CN100437905C (zh) 形成晶格调谐的半导体衬底
US8882909B2 (en) Method for producing virtual Ge substrates for III/V-integration on Si(001)
US6562703B1 (en) Molecular hydrogen implantation method for forming a relaxed silicon germanium layer with high germanium content
US6464780B1 (en) Method for the production of a monocrystalline layer on a substrate with a non-adapted lattice and component containing one or several such layers
US9105471B2 (en) Rare earth oxy-nitride buffered III-N on silicon
CN1615541A (zh) 制备用于应变SiCMOS应用中的高质量弛豫的绝缘体上SiGe的方法
CN1770391A (zh) 半导体结构及其制造方法
CN1723545A (zh) 用于高迁移率器件的SiGe应变弛豫缓冲层及其制造方法
US6596555B2 (en) Forming of quantum dots
CN1364309A (zh) 半导体晶片及其制造方法
JP2007096274A (ja) 半導体ヘテロ構造、および半導体ヘテロ構造を形成する方法
JP2011082494A (ja) 化合物半導体基板
CN1692499A (zh) 基于氮化镓的装置和制造方法
EP1014431A2 (de) Verfahren zur Herstellung epitaktischer Silizium-Germaniumschichten
CN1427453A (zh) 半导体器件及其生产工艺
US20070134901A1 (en) Growth of GaAs expitaxial layers on Si substrate by using a novel GeSi buffer layer
JP5192785B2 (ja) 窒化物半導体装置の製造方法
CN1607683A (zh) 硅衬底上的氮化物半导体及其制造方法
JP2011515861A (ja) 窒化ガリウムまたはガリウムおよびアルミニウム窒化物の層を製造する方法
CN1802739A (zh) 外延基片的制备方法
JP2005510081A (ja) 低エネルギープラズマ強化化学蒸着法による高移動度のシリコンゲルマニウム構造体の製造方法
CN1838429A (zh) 层积层结构体及形成该结构体的方法
US20070212879A1 (en) Formation of lattice-tuning semiconductor substrates
EP0177903B1 (en) Semiconductor device having a gallium arsenide crystal layer grown on a silicon substrate and method for producing it
US20170040421A1 (en) Structure for relaxed sige buffers including method and apparatus for forming

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: ADVANCESIS LTD

Free format text: FORMER OWNER: UNIV WARWICK

Effective date: 20061103

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20061103

Address after: The United States of Coventry

Applicant after: Advancesis Ltd.

Address before: Coventry Huawei, United States

Applicant before: Univ Warwick

C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081126

Termination date: 20120530