JP2005510081A - 低エネルギープラズマ強化化学蒸着法による高移動度のシリコンゲルマニウム構造体の製造方法 - Google Patents

低エネルギープラズマ強化化学蒸着法による高移動度のシリコンゲルマニウム構造体の製造方法 Download PDF

Info

Publication number
JP2005510081A
JP2005510081A JP2003546385A JP2003546385A JP2005510081A JP 2005510081 A JP2005510081 A JP 2005510081A JP 2003546385 A JP2003546385 A JP 2003546385A JP 2003546385 A JP2003546385 A JP 2003546385A JP 2005510081 A JP2005510081 A JP 2005510081A
Authority
JP
Japan
Prior art keywords
growth
layer
substrate
substrate temperature
lepecvd
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003546385A
Other languages
English (en)
Other versions
JP2005510081A5 (ja
Inventor
ハンス・フォン・ケーネル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Eidgenoessische Technische Hochschule Zurich ETHZ
Original Assignee
Eidgenoessische Technische Hochschule Zurich ETHZ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Eidgenoessische Technische Hochschule Zurich ETHZ filed Critical Eidgenoessische Technische Hochschule Zurich ETHZ
Publication of JP2005510081A publication Critical patent/JP2005510081A/ja
Publication of JP2005510081A5 publication Critical patent/JP2005510081A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Abstract

半導体構造体の製造方法であって、この製造方法は、以下の工程を含んでいる。傾斜Ｓｉ１−ｘＧｅｘ層と非傾斜Ｓｉ１−ｘＧｅｘ層とから成る仮想基板を、高密度の低エネルギープラズマ強化化学蒸着法（ＬＥＰＥＣＶＤ）を用いて形成する工程で、この工程では、成長速度が２ｎｍ／ｓ以上、基板温度が４００℃〜８５０℃、及びガス導入口での全反応ガス流量が５ｓｃｃｍ〜２００ｓｃｃｍにされる。
上記仮想基板上に、Ｇｅチャンネル（５５、６５）と変調ドープ層（５６、６４、６７）とを含む活性領域（１４、５８、６８）を、低密度の低エネルギープラズマ強化化学蒸着法（ＬＥＰＥＣＶＤ）を用いて形成する工程で、この工程では、成長チャンバに水素（Ｈ２）を導入し、基板温度を４００℃〜５００℃に保持し、そして、変調ドープ層を形成するためにドーパントガスを成長チャンバにパルス状に導入する。

Description

発明の詳細な説明
本発明は、シリコンゲルマニウム構造体の形成に関し、特に、急激なホール移動度の増加を示すヘテロ構造体に関する。以下に示す方法を用いることにより、変調ドープ型電界効果トランジスタ及び変調ドープ型量子井戸構造を形成することができる。
発明の背景
新規の材料及び材料組成物は、例えばトランジスタのような半導体デバイスを改良するために、工業的に利用されている。これにより、集積回路（ＩＣｓ）の生産スピード及びその性能を向上することができる。
典型的な例として、シリコンゲルマニウム（ＳｉＧｅ）のシリコン上への解重合がある。周知のシリコンゲルマニウムヘテロ構造デバイス１０の１例を図１に示す。デバイス１０は、（００１）方向のシリコン基板１１を含んでいる。傾斜ＳｉＧｅ層１２は、Ｓｉ基板１１の上面に形成されている。傾斜ＳｉＧｅ層１２は、その格子定数を、シリコンの格子定数から、主にゲルマニウムの濃度によって決定されるシリコンゲルマニウム層１２の格子定数へ、徐々に変化することが可能である。この例では、一定組成のバッファ層１３が、傾斜ＳｉＧｅ層１２の上面に形成されている。ＳｉＧｅ層１２は、バッファ層１３と共に、次の処理工程において形成される層の仮想基板（virtual substrate）として機能する。活性デバイス層１４の積層体は、この仮想基板の上に形成される。Ｇｅ濃度は、デバイス１０の左側のグラフ１５により示されている。ＳｉＧｅ層１２のゲルマニウム濃度（Ｘ）は、Ｘ＝０からＸ＝Ｘｆまで徐々に増加している。ＳｉＧｅ層１２は、欠陥濃度を低くするために、通常は厚さ数ミクロンである。
ＳｉＧｅデバイス１０等の形成に広く用いられている幾つかの方法がある。そのうちの２つの例として、分子線エピタキシー（ＭＢＥ）と超高真空化学蒸着法（ＵＨＶ−ＣＶＤ）とがある。これらの方法を用いて、Ｇｅ富化のＳｉＧｅ構造体及びデバイスを製造するのは困難である。これらの既知の方法の他の欠点は、成長速度が低いことである。ＳｉＧｅ層１２は、欠陥濃度を許容水準に補償するために、ある最小厚さにすることが要求されており、この層の形成には非常に短い時間しかかからない。しかしながら、成長速度が低いと、工業的な大量生産には非常に不利である。
ＵＨＶ−ＣＶＤには、２つの異なる方法がある。一方は、ホットウォールＵＨＶ−ＣＶＤと呼ばれており、他方は、コールドウォールＵＨＶ−ＣＶＤもしくは急速加熱ＣＶＤ（ＲＴＣＶＤ）と呼ばれている。
ホットウォールＣＶＤは、バッチ処理用としてよく研究されており、通常は４５０〜５５０℃の低い基板温度で行われる。ホットウォールＵＨＶ−ＣＶＤを用いると、ＳｉＧｅバッファ上に歪んだＳｉチャンネルが形成される。１０５ｃｍ２／Ｖｓ以上の非常に高い電子移動度が、Ismailら、"Extremely high electron mobilities in Si/SiGe modulation-doped heterostructures"、Appl. Phys. Lett, Vol.66, p.1077, 1995 に報告されている。このホットウォールＵＨＶ−ＣＶＤは、以下のような欠点を有している。
B.S. Meyersonら、"Cooperative growth phenomena in Silicon/germanium low-temperature epitaxy"、Appl. Phys. Lett., Vol.53, p.2555, 1988 に報告されているように、純粋なＳｉは、基板温度５５０℃付近で、ほぼｎｍ／ｍｉｎオーダーの低い成長速度である。
M. Arafaら、"Device and fabrication issues of high performance Si/SiGe Fets", Mat. Soc., Symp. Proc. Vol.533, p.83, 1998 に記載されているように、大きな表面粗さは、緩和現象により、いわゆるクロスハッチングの発生によって生じる。クロスハッチングの影響は、濃度勾配（傾斜率）が増加すると、さらに顕著になる。バッファ層表面のＧｅ濃度がＸｆ＝０．３と比較的低かったとしても、丘部と溝部との高さの差は、通常は３０ｎｍである。表面粗さは、ＭＯＤＦＥＴ構造体の品質に有害な影響をもたらす。
P.M. Mooneyら、"SiGe technology: heteroepitaxy and high-speed microelectronics"、Annu. Rev. Mater. Sci., Vol.30, pp.335, 2000 に記載されているように、ホットウォール法は、特に高いＧｅ濃度での制御が困難である。このように、ホットウォール法は、高移動度のホール輸送材料には適していない。従って、ホットウォール技術を利用して、純粋なＧｅチャンネルを含む高性能のｐ−ＭＯＤＦＥＴ構造体を形成することは不可能である。
コールドウォールＣＶＤは、単一ウェハ処理用に研究されている。この方法は、通常は、７００℃以上の温度で行われる。傾斜ＳｉＧｅバッファ層に関する最初の成果は、E.A. Fitzgeraldら、題名"Totally relaxed GexSi1-x layers with low threading dislocation densities grown on Si substrates"、Appl. Phys. Lett., Vol.59, p.811, 1991 の論文の中に見いだすことができる。基板温度が８００〜９００℃の場合、その表面粗さは、ホットウォール法により製造された層の表面粗さよりも大きくなる。Ｓｉ０．７Ｇｅ０．３バッファ層のＲＭＳ粗さは、３０ｎｍであり、バッファ層のＧｅ濃度が増加すると、表面粗さがより強くなる傾向があると報告されている。詳細については、S.B. Samavedanら、"Novel dislocation structure and surface morphology effects in relaxed Ge/Si-Ge(graded)/Si structure"、J. Appl. Phys, Vol81, p.3108, 1997 に記載されている。
コールドウォールＵＨＶ−ＣＶＤを用いて、層の表面におけるＧｅ濃度が１００％になるように濃度を傾斜させたＳｉＧｅバッファ層を形成すると、その層表面は、非常に粗くなる（ＲＭＳ粗さ３０ｎｍ以上）。ヘテロ構造デバイスは、化学−機械的研磨（ＣＭＰ）しなければ、そのような粗い表面上には形成できない。詳細については、E.A. Fitzgeraldら、"Controlling threading dislocation densities in Ge on Si using graded SiGe layers and chemical-mechanical polishing"、Appl. Phys. Lett, Vol.72, p.1718, 1998を参照されたい。
現在までのところ、ＭＯＤＦＥＴ構造体及び高移動度のホール輸送デバイスの製造について、全ての層の積層にコールドウォールＵＨＶ−ＣＶＤを用いて製造したとの報告はない。
別の周知の処理技術には、低圧化学蒸着法（ＬＰＣＶＤ）がある。A.C. Churchillら、"High-mobility two-dimensional electron gases in Si/SiGe heterostructures on relaxed SiGe layers grown at high temperature"、Semicond. Sci. Technol. Vol.12, p.943, 1998 に報告されているように、ＬＰＣＶＤ法において、比較的高い処理温度にすると、表面粗さが顕著になる。これは、傾斜率が１０％／μｍ以下の場合である。バッファ表面のＧｅ濃度がＸｆ＝０．２４で、基板温度が８００℃の場合、ＲＭＳ粗さは、６ｎｍ以下になることが報告された。詳細については、D.J. Wallisら、"Mosaic crystal tilts and their relationship to dislocation structure, surface roughness and growth conditions in relaxed SiGe layers"、Mat. Res. Soc. Symp. Proc., 533, p.77, 1998 を参照されたい。
層の表面におけるＧｅ濃度が１００％（即ちＸｆ＝１）の傾斜バッファ層では、ＲＭＳ粗さが１６０ｎｍと非常に大きい。
コールドウォールＵＨＶ−ＣＶＤと類似のＬＰＣＶＤは、高いホール移動度が要求される構造体の製造には適していない。
上記のように、ＭＢＥは、半導体構造体の製造に広く用いられている他の方法である。仮想基板（図１の層１２及び１３）は、ＭＢＥ法により、表面に重大な問題を生じることなく製造できる。J.-H. Liら、"Strain relaxation and surface morphology of compositionally graded Si/Si1-xGex buffers"、J.-Vac. Sco. Technol., Vol.B 16, p.1610, 1998 で取り扱われているように、層の化学組成は、基板の温度から独立して大きくできるので、仮想基板層の緩和及び表面粗さは、温度プロフィル及び傾斜率を適切に選択することにより、最適化することができる。
T. Hackbarthら、"Alternatives to thick MBE-grown relaxed SiGe buffers"、Thin Solid Films, Vol.369, p.148, 2000 に記載されているように、ＭＢＥの最も深刻な欠点は、蒸発るつぼの容量が限られていることである。このことは、特に、ＳｉＧｅバッファ層の厚い層を成長させる時に不利になる。このように、ＭＢＥは、ＳｉＧｅデバイスの工業的製造には、あまり適していない。
仮想基板上に、Ｇｅ富化の圧縮歪みチャンネルを備えているデバイスでは、３次元的に成長する傾向がある。特に、純粋なＧｅ層は、３００℃程度の低い基板温度で成長した層を除いては、著しい表面粗さを示す。しかしながら、そのような低い温度では、受容できる電気的特性のデバイスを得ることができない。
本発明は、ＭＯＤＦＥＴ構造体又はＭＯＤＱＷ構造体のような改良したＳｉＧｅ構造体を製造する方法を提供することを目的とする。
本発明は、向上したホール移動度を有するＳｉＧｅデバイスを製造する方法を提供することを目的とする。
本発明は、向上したＳｉＧｅヘテロ構造体デバイスを提供することを目的とする。
本発明は、ＳｉＧｅデバイスを形成するための方法を実施する成長システムを提供することを目的とする。
本発明の概要
本発明は、低エネルギープラズマ強化化学蒸着法（ＬＥＰＥＣＶＤ）に基づいている。
本発明は、半導体構造体の製造方法を提案する。本発明は、傾斜Ｓｉ１−ｘＧｅｘ層と非傾斜Ｓｉ１−ｘＧｅｘ層とを備えた仮想基板を、高密度の低エネルギープラズマ強化化学蒸着法（ＬＥＰＥＣＶＤ）を用いてＳｉ基板上に形成する工程を含んでいる。この高密度ＬＥＰＥＣＶＤは、成長速度が２ｎｍ／ｓ以上、基板温度が４００℃〜８５０℃、ガス導入口での全反応ガス流量が５ｓｃｃｍ〜２００ｓｃｃｍの条件下で行われる。
さらに、この方法は、仮想基板上に、Ｇｅチャンネルと少なくとも１つの変調ドープ層とを含む活性領域を、低密度の低エネルギープラズマ強化化学蒸着法（ＬＥＰＥＣＶＤ）を用いて形成する工程を含んでいる。この低密度ＬＥＰＥＣＶＤは、成長チャンバに水素（Ｈ２）を導入し、基板温度は、４００℃〜５００℃に保持され、そして、変調ドープ層を製造するために成長チャンバにドーパントガスをパルス状に導入して行われる。
様々な有利な方法は、従属する請求項２〜１０に記載されている。
本発明は、半導体デバイスを提案する。このデバイスは、Ｓｉ基板と、傾斜Ｓｉ１−ｘＧｅｘ層と、一定のＧｅ濃度を有するＳｉ１−ｘＧｅｘバッファ層と、Ｓｉ１−ｘＧｅｘ層の上側に位置している活性領域と、を含んでいる。この活性領域は、少なくとも１つの変調ドープ層と、４．２Ｋでのホール移動度が７００００〜８７０００ｃｍ２／ＶｓのＧｅチャンネルと、を有している。
有利なデバイスは、従属する請求項１２に記載されている。
本発明は、成長システムを提案する。このシステムは、ガス導入口を有する成長チャンバを含んでいる。このシステムは、少なくとも２つの工程を含む低エネルギープラズマ強化化学蒸着法（ＬＥＰＥＣＶＤ）を実施するために装備されている。
第１の処理工程のシステムパラメータは、基板温度が４００℃〜８５０℃、ガス導入口での全反応ガス流量が５ｓｃｃｍ〜２００ｓｃｃｍであり、成長速度が２ｎｍ／ｓ以上になるになるように調整される。
第２の処理工程のシステムパラメータは、基板温度を４００℃〜５００℃に保持するように調節されており、水素（Ｈ２）を成長チャンバに導入し、且つドーパントガスを成長チャンバ中にパルス状に導入して、少なくとも１つの層に変調ドーピングできるようにされている。
有利な成長システムは、請求項１５〜１９に記載されている。
ここに記載された本発明の利点は、既知の方法の欠点や障害を、避ける又は除去できることである。デバイスは、未知のホール移動度を実現することができる。本発明の方法は、成長速度が非常に増大しているので、半導体デバイスの工業的製造に利用できる。さらなる利点は、詳細な説明で明らかにされる。
本発明をより完全に記述し、本発明のさらなる目的と利点とを明らかにするために、添付の図面と共に以下に説明する。
詳細な説明
本発明は、異なった格子パラメータの材料の一方を他方の上側に成長させたときの、歪み層エキタピシーの本質的な利点をうまく利用している。例えば、ゲルマニウム（Ｇｅ）を小さい格子パラメータの基板上に析出したとき、Ｇｅ原子は、下側の原子と配列して、Ｇｅに圧縮歪みが加えられる。例えば、歪んだＧｅの内部では、ホールは、抵抗が低くなって、より速く移動できるようになる。この効果は、個々のデバイスの寸法を小さくすることなく、速いデバイスを実現するのに利用できる。
シリコンは、ゲルマニウムの結晶格子に比べると、原子の間隔がわずかに小さい。よって、ＳｉＧｅ層は、シリコンの格子定数よりも大きい格子定数を有する。ＳｉＧｅの格子定数は、Ｇｅ濃度の増加に伴って増加する。
本発明は、低エネルギープラズマ強化化学蒸着法（ＬＥＰＥＣＶＤ）に基づいている。通常のＬＥＰＥＣＶＤシステム２０を図２に示す。ＬＥＰＥＣＶＤは、低電圧直流アーク放電に基づいている。直流アーク放電は、プラズマチャンバ２２の中のホットフィラメント２１と、成長チャンバ２３の壁部及び／又は予備アノード２４との間で発生する。ＳｉＧｅ層を形成するための基板２５は、高強度で低エネルギーのプラズマに直接さらされる。基板の電位は、高エネルギーのイオンによる損傷を排除するために、例えば−１２Ｖ程度にされる。適切なバイアスが、バイアス制御ユニット３１により印加されている。ＬＥＰＥＣＶＤは、プラズマ電位がほぼ０Ｖであるという特徴がある。必要な反応ガス（例えば、Ｈ２、ＳｉＨ４、ＧｅＨ４、ＰＨ３）は、出入口２６及びガス導入口３０を通して成長チャンバ内に直接に供給される。アルゴン（Ａｒ）放電ガスは、出入口２７を通ってプラズマチャンバ２２に供給される。プラズマチャンバ２２は、成長チャンバ２３に取り付けられており、小さいオリフィス２８によって分離されている。高強度のプラズマによって、前駆体ガス（例えばＳｉＨ４、ＧｅＨ４等）を非常に効率よく分解できるので、Ｓｉ及びＳｉＧｅ薄膜を、非常に高い成長速度で形成できる。この成長速度は、プラズマを磁場によって閉じ込めることにより、さらに高めることができる。磁場は、成長チャンバ２３の回りに巻き付けたコイルにより発生させる。フィラメント２１を通るＡＣ電流を駆動するために、適切な電圧を使用する。この電流（約１２０アンペア）により、フィラメント２１を所望の温度に加熱する。さらに、フィラメント２１とアースとの間に直流電源３２（約２５Ｖ）を印可して、アーク放電を生成する。システム２０は、さらに、ターボ分子ポンプ２９を含んでいる。
ＬＥＰＥＣＶＤシステムのさらなる詳細については、例えば、ＰＣＴ出願ＷＯ９８／５８０９９で取り扱われている。このＰＣＴ出願の詳細な説明を参照して、本明細書に取り込む。
ＬＥＰＥＣＶＤシステムの利点は、非常に高いプラズマ密度を達成できることである。本発明では、仮想基板の成長に高密度プラズマを用いている。高密度プラズマ中では、反応ガスの熱分解が非常に効率的であるので、成長速度を増大することができる。基板温度が４００℃〜８５０℃で、１０ｎｍ／ｓまでの非常に高い成長速度が達成できる。従来のＣＶＤシステムとは異なり、ＬＥＰＥＣＶＤシステムでの成長速度が、この温度範囲では、基板温度に殆ど完全に独立である。
本発明により、ＬＥＰＥＣＶＤシステムにおけるＳｉＧｅの成長速度は、全流量が一定の場合、成長チャンバ内の反応ガス濃度に殆ど完全に独立であることが明らかにされた。従来のＣＶＤシステムでは、成長速度とガス濃度とは、非常に強く依存している。
本発明では、変調ドーピングと呼ばれる方法が用いられており、これにより、図２に関する記述と同様に、ＬＥＰＥＣＶＤシステム内でドーピングを行っている。変調ドーピングの基本的な原理は、他の成長方法と殆ど同じである。ドープ層は、ホール運搬チャンネルと直接に接触しておらず、例えば、XieらがAppl. Phys. Lett., Vol.63, p.2263, 1993 に発表した論文に記載されている。図３に、通常のドーピング方法の例が示されている。ここでは、Ｇｅ濃度は、秒単位の時間の関数として示されている。図３において、Ｇｅ流は、Ｇｅチャンネルの形成前、形成中、形成後というように示されている。このドーピングは、１０回のジボラン（di-boran）のパルス４１により実現されており、各パルスは、約７０秒間持続する。ジボランパルス４１の間、Ｇｅ流は、０まで減少する。本発明に係る、対応するヘテロ構造体デバイス５０は、図５に示されている。このデバイスは、Ｓｉ基板５１を含んでおり、この基板上には、仮想的なＳｉＧｅ基板が形成されている。仮想基板は、傾斜ＳｉＧｅ層５２と、Ｇｅ濃度一定のバッファ層５３と、を含んでいる。図５の仮想基板の厚さの比率は、正確ではない。活性領域５８は、仮想基板の上に形成されている。活性領域５８は、クラッド層５４を含んでおり、このクラッド層５４のＧｅ濃度は、バッファ層５３のＧｅ濃度より低くされている。クラッド層５４の上面には、Ｇｅチャンネル５５が形成されている。このチャンネル５５は、変調ドープクラッド層５６及びＳｉキャップ層５７により覆われている。低いＧｅ濃度の２つのクラッド層５４、５６は、活性領域５８の歪みの補償を提供している。
図４は、本発明の方法を用いた純粋なＧｅチャンネル中で達成されたホール移動度（ｃｍ２／Ｖｓ）を、温度（Ｋ）の関数として示している。本発明を用いることにより、４．２Ｋで、７００００〜８７０００ｃｍ２／Ｖｓの移動度が得られる。特に、８７０００ｃｍ２／Ｖｓの移動度は、特筆すべきである。この移動度は、文献（Xieらにより公開された上述の論文を参照）に報告されている従来の最も優れた移動度５５０００ｃｍ２／Ｖｓ（４．２Ｋ）よりも、非常に大きい。どちらの場合においても、キャリア密度は殆ど同じであり、ＬＥＰＥＣＶＤ法のサンプルは、約６．１８×１０１１ｃｍ−２であり、XieらによるＭＢＥ法のサンプルは、約５．５×１０１１ｃｍ−２である。後者の場合、表面が粗くなるので、Ｇｅチャンネルの下側の層に変調ドーピングを行わなければならなかった。この構成では、変調ドーピング工程がチャンネルの形成前に行われているので、チャンネル内にドーパントが拡散又は離脱しやすくなり、不利である。さらに、この構成は、ドープ層とゲートとが大きく離れるので、トランジスタを基本構造とする用途にはあまり適していない。
本発明の方法を行うためのＬＥＰＥＣＶＤシステムを用いることにより、非常に高いホール移動度を有する合成デバイスを、非常に高い成長速度で成長させることができる。ＳｉＧｅ層１２（図１参照）が、１０％／μｍで、厚さ８μｍ、Ｘｆ＝７０％に傾斜されており、且つ、バッファ層１３の厚さが約１μｍの場合には、成長速度５〜１０ｎｍ／ｓが達成できる。ＭＥＢシステムによる通常の成長速度は、０．１〜０．３ｎｍ／ｓである。ＵＨＶ−ＣＶＤシステムによる成長速度は、同程度の基板温度ではケタ違いに小さい。
本発明では、４００℃〜８５０℃、好ましくは４５０℃〜７５０℃の低い基板温度が用いられる。さらに、仮想基板の形成中のプラズマ密度は、活性領域のエピタキシャル成長中に比べて、約１０倍ほど高く保持される。
重要なことを言い残したが、活性領域の成長中、Ｈ２は成長チャンバ２３に導入されており、そこで水素は、界面活性剤として機能して、表面でＳｉ及びＧｅの原子が拡散するのを低減する。これにより、３次元成長が低減する。そのため、よく規定された（はっきりとした）境界を有する活性領域を形成することができる。このように、よく規定された境界は、通常のＭＢＥ法を用いては実現することができない。
ＭＯＤＦＥＴの用途では、特に、室温での移動度が重要である。本発明の方法を用いて製造したデバイスを分析したところ、変調ドープしたＧｅチャンネルの最大のホール移動度は、２９３Ｋにおいて、約３０００ｃｍ２／Ｖｓであることが明らかになった。この値を、ＭＢＥ法を用いて達成した１７００ｃｍ２／Ｖｓのホール移動度と比較しよう。このホール移動度は、ＭＢＥ法を用いて実現できる最良の移動度である。詳細については、Madhaviら、J. Appl. Phys., Vol.89, p.2497, 2001 で取り扱われている。
図１のデバイス１０は、図５に示すように、歪んだＧｅチャンネルの両側にクラッド層を加えて改良することができる。この場合、２つのクラッド層は、Ｇｅチャンネルと共に、活性デバイス層１４を形成する。例えば、バッファ層１３のＧｅ濃度がＸ＝７０％の場合、クラッド層のＧｅ濃度は、Ｘ＝６０％にしなければならない。クラッド層の厚みは、それぞれ約１５０ｎｍにすることができる。クラッド層のＧｅ濃度がバッファ層１３のＧｅ濃度よりも低いので、クラッド層は、引張り歪みを受ける。そして、Ｇｅチャンネルは、圧縮歪みを受ける。
本発明の別の実施形態では、仮想基板の形成中に基板温度を故意に変化させている。これは、温度範囲が４００℃〜８５０℃では、ＬＥＰＥＣＶＤシステムの成長速度が、基板温度にほぼ完全に独立しているので、可能になる。
さらに別の実施形態を図６及び図７に示す。デバイス６０は、図５に図示したものと類似である。デバイス６０は、Ｓｉ基板６１を含んでおり、このＳｉ基板６１の上に、仮想ＳｉＧｅ基板が形成されている。仮想基板は、傾斜ＳｉＧｅ層６２と、濃度Ｘ＝０．６の一定のＧｅ濃度のバッファ層６３とを含んでいる。各層の厚さの比率は、正確ではない。活性領域６８は、仮想基板の上に形成されている。活性領域６８は、クラッド層６４を含んでおり、このクラッド層６４のＧｅ濃度は、バッファ層６３のＧｅ濃度よりも低く、Ｘ＝０．５５である。クラッド層６４は、変調ドーピングを含んでいる。Ｇｅチャンネル６５は、変調ドープクラッド層６４の上に形成されている。このＧｅチャンネル６５は、別の変調ドープクラッド層６６及びＳｉキャップ層６７に覆われている。低いＧｅ濃度の２つのクラッド層５４、５６は、活性領域５８の歪みの補償を提供している。Ｇｅ濃度のプロフィルを図７に示す。変調ドープ層６４及び６６は、それぞれ１つのドーピングスパイクを含んでいる。
本発明の半導体構造体の形成方法は、以下の工程を含んでいる。
以下の条件の、高密度の低エネルギープラズマ強化化学蒸着法（ＬＥＰＥＣＶＤ）を用いて、Ｓｉ基板上に仮想基板を形成する工程。仮想基板は、傾斜Ｓｉ１−ｘＧｅｘ層で０≦Ｘ≦Ｘｆの層と、Ｇｅ濃度が一定のＳｉ１−ｘＧｅｘ層と、を含んでいる。この工程は、
i．成長速度が２ｎｍ／ｓ以上
ii．基板温度が４００℃〜８５０℃
iii．成長チャンバのガス導入口における全反応ガス流が５ｓｃｃｍ〜２００ｓｃｃｍ
の条件で行われる。
以下の条件の、低密度の低エネルギープラズマ強化化学蒸着法（ＬＥＰＥＣＶＤ）を用いて、仮想基板上に活性領域を形成する工程。活性領域は、Ｇｅチャンネルと、少なくとも１つの変調ドープ層を含んでいる。この工程は、
i．成長チャンバ内に水素（Ｈ２）を導入して、界面活性剤として機能させる
ii．基板温度を４００℃〜５００℃に保持する
iii．成長チャンバ内にドーパントガスをパルス状に導入し、変調ドープ層を形成する
の条件を含んでいる。
本発明の方法は、さまざまに変更することができる。
本発明によれば、特別な成長システム８０は、本発明の方法を自動処理に使用して実現できる。一例を図８に示す。この成長システム８０は、ガス導入口及び他の部品を備えた成長チャンバ２３を含んでおり、図２に示したものに類似している。この成長システム８０は、少なくとも２つの工程を含む低エネルギープラズマ強化化学蒸着法（ＬＥＰＥＣＶＤ）を行うために装備されている。第１の処理工程中のシステムパラメータは、基板温度が４００℃〜８５０℃、ガス導入口での全反応ガス流量が５ｓｃｃｍ〜２００ｓｃｃｍであり、成長速度が２ｎｍ／ｓ以上になるになるように調整される。第２の処理工程中のシステムパラメータは、基板温度を４００℃〜５００℃に保持するように調整される。さらに、水素（Ｈ２）を成長チャンバに導入し、且つドーパントガスを成長チャンバにパルス状に導入して、少なくとも１つの層に変調ドーピングできるようにされている。
図８に概略的に示すように、本発明に係る成長システム８０は、処理制御ユニット８１、好ましくは適当なソフトウェアモジュール８２及び８３を備えたコンピュータを含んでおり、システムパラメータを制御することができる。
本発明の方法によれば、ＲＭＦ表面粗さ５ｎｍ以下のＳｉＧｅ層を形成することができる。
本発明の概念は、トランジスタ、センサ、分光法、量子コンピュータ、及びその他のデバイス／システムに用いるのに非常に適している。
ＳｉＧｅヘテロ構造体の半導体デバイスの概略断面図である。 本発明に係る低エネルギープラズマ強化化学蒸着（ＬＥＰＥＣＶＤ）システムの概略断面図である。 本発明に係るＧｅ濃度を時間の関数として図示した概略ダイアグラムである。 本発明に係るホール移動度を温度を関数として、異なるサンプルごとに図示した概略ダイアグラムである。 本発明に係るＳｉＧｅヘテロ構造半導体デバイスの概略断面図である。 本発明に係る別のＳｉＧｅヘテロ構造体の半導体デバイスの概略断面図である。 本発明に係るＧｅ濃度を時間の関数として図示した概略ダイアグラムである。 本発明に係る成長システムの概略ブロックダイヤグラムである。

Claims (19)

  1. 半導体ヘテロ構造体を、ガス導入口（２６、３０）を備えた成長チャンバ（２３）中で製造する方法であって、上記製造方法が、
    以下の条件による高密度の低エネルギープラズマ強化化学蒸着法（ＬＥＰＥＣＶＤ）を用いて、シリコン基板（１１、５１、６１）上に、傾斜Ｓｉ１−ｘＧｅｘ層（１２、５２、６２）とそれに続いてＧｅ濃度一定のＳｉ１−ｘＧｅｘ層（１３、５３、６３）とを含む仮想基板を形成する工程であって、高密度のＬＥＰＥＣＶＤの条件が、
    i．成長速度が２ｎｍ／ｓ以上、
    ii．基板温度が４００℃〜８５０℃、及び
    iii．ガス導入口での全反応ガス流量が５ｓｃｃｍ〜２００ｓｃｃｍ、の工程と、
    以下の条件による低密度の低エネルギープラズマ強化化学蒸着法（ＬＥＰＥＣＶＤ）を用いて、上記仮想基板上に、Ｇｅチャンネル（５５、６５）と変調ドープ層（５６、６４、６７）とを含む活性領域（１４、５８、６８）を形成する工程であって、低密度のＬＥＰＥＣＶＤの条件が、
    i．成長チャンバ（２３）に水素（Ｈ２）を導入して、界面活性剤として機能させること、
    ii．基板温度を４００℃〜５００℃に保持すること、及び
    iii．成長チャンバ（２３）にドーパントガスをパルス状に導入し、上記変調ドープ層（５６、６４、６７）を形成すること、である工程と、
    を含んでいる半導体ヘテロ構造体の製造方法。
  2. 上記仮想基板の形成中に、基板温度を、４００℃〜８００℃、好ましくは４５０℃〜７５０℃の範囲内で故意に変化させる請求項１に記載の製造方法。
  3. 上記活性領域（１４、５８、６８）の形成中に、基板温度を約４５０℃に保持する請求項１又は２に記載の製造方法。
  4. ドーパントガスとしてジボランが用いられる請求項１乃至３のいずれかに記載の製造方法。
  5. 上記基板が約−１２Ｖの電位を有しており、プラズマ電位がほぼ０Ｖである請求項１乃至４のいずれかに記載の製造方法。
  6. ＳｉＨ４及びＧｅＨ４が、ガス導入口（２６、３０）から成長チャンバ（２３）に導入される請求項１又は２に記載の製造方法。
  7. 成長速度が２ｎｍ／ｓ〜１０ｎｍ／ｓである請求項１又は２に記載の製造方法。
  8. 成長速度は、基板温度が４００℃〜８５０℃の範囲内においては、当該基板温度にほぼ完全に依存しない請求項７に記載の製造方法。
  9. 成長速度は、全流量を一定にした場合には、成長チャンバ（２３）内の反応ガス濃度にほぼ完全に依存しない請求項１乃至８のいずれかに記載の製造方法。
  10. 上記高密度の低エネルギープラズマの密度が、上記低密度の低エネルギープラズマの密度の１０倍ほど大きい請求項１乃至９のいずれかに記載の製造方法。
  11. ヘテロ構造半導体デバイスであって、
    シリコン基板（１１、５１、６１）と、
    傾斜Ｓｉ１−ｘＧｅｘ層（１２、５２、６２）と、
    Ｇｅ濃度一定のＳｉ１−ｘＧｅｘバッファ層（１３、５３、６３）と、
    上記バッファ層（１３、５３、６３）上に位置している活性領域（１４、５８、６８）と、
    ４．２Ｋにおいて７００００〜８７０００ｃｍ２／Ｖｓのホール移動度を有するＧｅチャンネル（５５、６５）と、を含んでおり、
    上記活性領域（１４、５８、６８）が、少なくとも１つの変調ドープ層（５６、６４、６７）を含む半導体デバイス。
  12. Ｓｉ１−ｘＧｅｘバッファ層（１３、５３、６３）及び／又は傾斜Ｓｉ１−ｘＧｅｘ層（１２、５２、６２）は、ＲＭＳ粗さが５ｎｍ以下である請求項１１に記載の半導体デバイス。
  13. ガス導入口（２６、３０）を備えた成長チャンバ（２３）を含む成長システム（８０）であって、
    成長システム（８０）は、少なくとも２つの工程を含む低密度の低エネルギープラズマ強化化学蒸着法（ＬＥＰＥＣＶＤ）を行うために装備されており、これにより
    第１の処理工程中のシステムパラメータが、基板温度を４００℃〜８５０℃、ガス導入口での全反応ガス流量を５ｓｃｃｍ〜２００ｓｃｃｍにして、成長速度を２ｎｍ／ｓ以上にするように調整され、
    第２の処理工程中のシステムパラメータが、基板温度を４００℃〜５００℃に保持するように調整され、水素（Ｈ２）を成長チャンバ（２３）に導入し、且つドーパントガスを成長チャンバ（２３）にパルス状に導入して、少なくとも１つの層に変調ドーピングできる、成長システム。
  14. 上記成長システムが、処理制御ユニット（８１）、好ましくは適当なソフトウェアモジュール（８２、８３）を備えたコンピュータを含んでおり、上記システムパラメータを適宜制御できる請求項１３に記載の成長システム。
  15. 上記処理制御ユニット（８１）は、第１の処理工程中に、基板温度を４００℃〜８００℃、好ましくは４５０℃〜７５０℃の範囲内で変化させることができる請求項１３に記載の成長システム。
  16. 上記処理制御ユニット（８１）は、第２の処理工程中に、基板温度を４５０℃に保持することができる請求項１３に記載の成長システム。
  17. 上記処理制御ユニット（８１）は、ドーパントガスであるジボランの導入を制御できる請求項１３に記載の成長システム。
  18. 上記処理制御ユニット（８１）は、電位約１２ボルトの低エネルギーのプラズマと、ほぼ０Ｖのプラズマ電位とを維持するために、上記パラメータを制御することができる請求項１３に記載の成長システム。
  19. 上記処理制御ユニット（８１）は、ＳｉＨ４及びＧｅＨ４の成長チャンバ（２３）への導入を制御できる請求項１３に記載の成長システム。
JP2003546385A 2001-11-22 2002-09-05 低エネルギープラズマ強化化学蒸着法による高移動度のシリコンゲルマニウム構造体の製造方法 Pending JP2005510081A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP01127834A EP1315199A1 (en) 2001-11-22 2001-11-22 Formation of high-mobility silicon-germanium structures by low-energy plasma enhanced chemical vapor deposition
PCT/EP2002/009922 WO2003044839A2 (en) 2001-11-22 2002-09-05 Formation of high-mobility silicon-germanium structures by low-energy plasma enhanced chemical vapor deposition

Publications (2)

Publication Number Publication Date
JP2005510081A true JP2005510081A (ja) 2005-04-14
JP2005510081A5 JP2005510081A5 (ja) 2006-01-05

Family

ID=8179316

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003546385A Pending JP2005510081A (ja) 2001-11-22 2002-09-05 低エネルギープラズマ強化化学蒸着法による高移動度のシリコンゲルマニウム構造体の製造方法

Country Status (6)

Country Link
US (1) US7115895B2 (ja)
EP (1) EP1315199A1 (ja)
JP (1) JP2005510081A (ja)
CN (1) CN100345254C (ja)
AU (1) AU2002335310A1 (ja)
WO (1) WO2003044839A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267969A (ja) * 2009-05-13 2010-11-25 Siltronic Ag おもて面と裏面とを有するシリコン単結晶基板及び前記おもて面上に堆積されたＳｉＧｅの層を含んでなるウェーハを製造する方法
KR20140147250A (ko) * 2013-06-19 2014-12-30 엘지이노텍 주식회사 반도체 기판, 발광 소자 및 전자 소자

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6855436B2 (en) * 2003-05-30 2005-02-15 International Business Machines Corporation Formation of silicon-germanium-on-insulator (SGOI) by an integral high temperature SIMOX-Ge interdiffusion anneal
AU2003223991A1 (en) * 2003-03-26 2004-10-18 Eidgenoessische Technische Hochschule Zuerich Formation of thin semiconductor layers by low-energy plasma enhanced chemical vapor deposition and semiconductor heterostructure devices
EP1513233B1 (en) * 2003-09-05 2008-10-29 Epispeed S.A. InGaAs/GaAs lasers on Silicon produced by LEPECVD and MOCVD
EP1745165B1 (en) 2004-04-30 2011-03-30 Dichroic cell s.r.l. Method for producing virtual ge substrates for iii/v-integration on si(001)
JP2007250903A (ja) * 2006-03-16 2007-09-27 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタおよびその製造方法
EP2049939A1 (en) * 2006-08-11 2009-04-22 Paul Scherrer Institut Light modulators comprising si-ge quantum well layers
JP5308336B2 (ja) 2006-08-25 2013-10-09 ブレイン アンド サイエンス エルエルシー 被験者の特定認知感情状態を検出するシステム
FR2914783A1 (fr) * 2007-04-03 2008-10-10 St Microelectronics Sa Procede de fabrication d'un dispositif a gradient de concentration et dispositif correspondant.
US20110017127A1 (en) * 2007-08-17 2011-01-27 Epispeed Sa Apparatus and method for producing epitaxial layers
US8237126B2 (en) * 2007-08-17 2012-08-07 Csem Centre Suisse D'electronique Et De Mictrotechnique Sa X-ray imaging device and method for the manufacturing thereof
TWI562195B (en) 2010-04-27 2016-12-11 Pilegrowth Tech S R L Dislocation and stress management by mask-less processes using substrate patterning and methods for device fabrication
CN103165420B (zh) * 2011-12-14 2015-11-18 中国科学院上海微系统与信息技术研究所 一种SiGe中嵌入超晶格制备应变Si的方法
CN105632927B (zh) * 2014-10-30 2018-09-07 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的形成方法
KR102465536B1 (ko) * 2016-06-08 2022-11-14 삼성전자주식회사 반도체 장치의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0380077A3 (en) * 1989-01-25 1990-09-12 Hitachi, Ltd. Transistor provided with strained germanium layer
US5241197A (en) * 1989-01-25 1993-08-31 Hitachi, Ltd. Transistor provided with strained germanium layer
US5442205A (en) * 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
ATE394794T1 (de) * 1999-03-12 2008-05-15 Ibm Ge kanal-heterostruktur mit hoher geschwindigkeit für feldeffektanordnungen

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267969A (ja) * 2009-05-13 2010-11-25 Siltronic Ag おもて面と裏面とを有するシリコン単結晶基板及び前記おもて面上に堆積されたＳｉＧｅの層を含んでなるウェーハを製造する方法
KR20140147250A (ko) * 2013-06-19 2014-12-30 엘지이노텍 주식회사 반도체 기판, 발광 소자 및 전자 소자
KR102142707B1 (ko) * 2013-06-19 2020-08-07 엘지이노텍 주식회사 반도체 기판, 발광 소자 및 전자 소자

Also Published As

Publication number Publication date
AU2002335310A8 (en) 2003-06-10
WO2003044839A2 (en) 2003-05-30
AU2002335310A1 (en) 2003-06-10
WO2003044839A3 (en) 2003-10-30
EP1315199A1 (en) 2003-05-28
US7115895B2 (en) 2006-10-03
CN1615540A (zh) 2005-05-11
US20050116226A1 (en) 2005-06-02
CN100345254C (zh) 2007-10-24

Similar Documents

Publication Publication Date Title
US9934964B2 (en) Semiconductor heterostructures having reduced dislocation pile-ups and related methods
US6593625B2 (en) Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
US7060632B2 (en) Methods for fabricating strained layers on semiconductor substrates
TWI382456B (zh) 鬆弛矽化鍺層的磊晶成長
US20040092085A1 (en) Semiconductor crystal film and method for preparation thereof
JP5065676B2 (ja) 基板上に歪層を製造する方法及び層構造
JP2005510081A (ja) 低エネルギープラズマ強化化学蒸着法による高移動度のシリコンゲルマニウム構造体の製造方法
Fitzgerald GeSi/Si Nanostructures
Seal et al. Chemical vapor deposition growth and characterization of undoped and doped Ge and Ge 1− x C x quantum dots on Si
US7678645B2 (en) Formation of thin semiconductor layers by low-energy plasma enhanced chemical vapor deposition and semiconductor heterostructure devices
Rosenblad et al. Low Energy Plasma Enhanced Chemical Vapour Deposition-Plasma Enhanced Deposition of Epitaxial Si and Sige
Rosenblad et al. Virtual substrates for the n-and p-type Si-MODFET grown at very high rates
Grimm et al. Annealing experiments on supercritical Si1–xGex layers grown by RPCVD
Hammond The structural and electrical characterisation of SiGe heterostructures deposited on strain relaxed virtual substrates
BLOWER SPEC. GAS SOURCE FURNACE

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050816

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050816

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20070730

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070730

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081030

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081111

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090210

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090602