CN1838429A - 层积层结构体及形成该结构体的方法 - Google Patents

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Abstract

本发明涉及一种层积层结构体，该层积层结构体包括基材和至少含有两种复合物A和B的材料的多个层的层叠体，其中复合物A具有足以使复合物A在所述基材上均质外延生长或异质外延生长的晶体结构，并且其中层叠体的至少部分层具有梯度组成AxgB(1－xg)，其中x是范围为0≤x≤1的组成参数，并且组成参数(1－xg)在相应层的厚度上逐渐增大，特别是线性增大。为了改善关于表面粗糙度和位错密度的所述层积层结构体的品质，选择层叠体中具有梯度组成的层与层叠体中的后继层之间的界面处的组成参数使其比具有梯度组成的层的组成参数(1－xg)小。本发明还涉及制造该层积层结构体的方法。

Description

层积层结构体及形成该结构体的方法
技术领域
本发明涉及一种层积层结构体，该层积层结构体包括基材和层中材料含有至少两种复合物A和B的多个层的层叠体，其中复合物A具有足以使复合物A在所述基材上均质外延生长或异质外延生长的晶格参数，并且其中层叠体的至少部分层具有级差组成AxgB(1-xg)，其中x是范围为0≤x≤1的组成参数，并且组成参数(1-xg)在相应层的厚度上逐渐增大，特别是线性地逐渐增大。本发明还涉及形成该层积层结构体的方法。
背景技术
例如US6,525,338所述的层积结构体是已知的，其中该层积结构体用作用于获得应变硅基材的原料。应变硅基材应用于高速微电子设备。应变硅技术利用的是复合物内部的原子能够彼此排列成行的趋势。硅位于基材的项部，与硅原子相比，基材原子的间隔更大。为了适应基材的结构，硅层内的原子将伸展而与下方原子排齐，由此可以拉紧硅。在应变硅层中，电子受到的阻力较小，这使得用应变硅基材制造的微电子芯片中的速度增加。
传统上应变硅是通过在具有较大晶格常数的SixGe1-x层上外延生长硅(Si)而得到的，而该层本身已经外延沉积在Si基材上。由于不同层中的晶格参数不同，因而产生了晶体缺陷，例如位错和高表面粗糙度，从而限制了应变硅层的晶体品质。这些缺陷限制了应变硅基材的适用性。为克服该问题，US 6,525,338提出在起始硅基材上提供硅锗缓冲层，其中所述缓冲层由包含具有硅锗梯度组成的交替层的多个层积层(其中锗组成从基材的组成开始逐渐增加)和形成在该梯度组成层顶部的硅锗恒定组成层(其中锗的组成比与梯度组成层的上表面的组成比相等)构成。通过提供交替层，能够得到表面粗糙度降低至16RMS(均方根)和位错密度为3.5×105cm-2的更好的应变硅层。
发明内容
然而，随着日益增长的对用于微电子工业的更好的半导体基材的需求，US 6,525,338所实现的对应变硅基材品质的改善已经不足。因而本发明的目的是进一步改善该层积层结构体以进一步降低表面粗糙度和位错密度。
该目的是用如权利要求1所述的层积层结构体和如权利要求16所述的用于形成层积层结构体的方法实现的。
在材料AxB(1-x)的外延生长过程中，主要会出现两种现象，即只要该层较薄并且其晶格参数发生变形以匹配下层的晶格参数，就会产生应力，并且当层的厚度变得大于特定最小厚度时，会产生缺陷，如位错。在第一层在通常为晶体材料的基材上外延生长的过程中会出现同样的效应。在二元材料层以梯度组成(其中一种元素的百分比增加而另一种元素的百分比减小)生长的情况中，层内部的应力因位错产生率得到控制而下降，然而，梯度末端的层仍显示出应力，不过没有位错。
本发明人发现当组成出现跳返(step back)，从而减少了材料中复合物B的含量时，在具有梯度组成的层与后继层之间的界面处，具有梯度组成的层的末层的应力的负效应令人惊异地下降。实际上，组成的这种改变使得后继层的晶体结构在改善的条件下重组，即应力不再增加并且因而不再产生位错。该效果能够在整个层叠体上被观察到，并且与通过现有技术的层积层结构体得到的结构体相比，最终能够产生具有降低的位错密度和改善的表面粗糙度的层积结构体。
为了实现复合物B在含有所述的至少两种复合物的AxB(1-x)材料中的预期比率，该层叠体可包括所需的多个层。
在本文中术语后继的意思是指后继层比具有梯度组成的前层距离基材更远，而术语复合物并不限于一种单一的化学元素，而可以是多种元素的组合。
优选地，在层叠体中，具有梯度组成的层可以和组成参数(1-xc)为常数的具有恒定组成的层交替布置。在该情况中，具有恒定组成的层由此所具有的材料中复合物B的含量比具有梯度组成的前层的末端的含量更低。具有恒定组成的层得益于以下事实，即晶体结构能够在改善的条件下重组，使得仍然存在的位错能够重组并消除而不会额外产生应力。因而可以实现对层积层结构体的进一步改善。
根据有利的实施方式，在层叠体中具有恒定组成的层与具有梯度组成的后继层之间的界面处的组成参数(1-xc)基本上与具有梯度组成的层的组成参数(1-xg)相同。由于在那些界面处并不需要组成的跳返来保持高晶体品质，所以复合物B在材料AxB1-x中的比例能够在层叠体中快速增加直至在层叠体的末端达到所需水平。因而实现所需的复合物B的比例的层数可以很少，由此使制造成本很低。
有利地，在层叠体中具有梯度组成的层与后继层之间的界面处的组成参数满足关系0.001≤(1-xg)-(1-xs)≤0.07，特别地，满足0.005≤(1-xg)-(1-xs)≤0.05。对于组成的跳返，可以在后继层中得到梯度层中的残余应力基本可以忽略的组成水平。如果组成的改变比该值小，则部分残余应力继续存在于后继层中从而对其晶体品质造成负面影响，而在选择组成的跳返使其大于上述范围的情况中，则需要更多的层才能得到具有所需组成的末层，导致层积结构体更厚和/或制造更为昂贵。
根据优选实施方式，提供于基材上的第一层可以是具有恒定组成的层，其相应的组成参数(1-Xc)在约0.01～0.09的范围内，特别是在0.05～0.06的范围内，或者是具有梯度组成的层，其在与基材3的界面处的相应组成参数(1-Xg)在约0.01～0.09的范围内，特别是在0.05～0.06的范围内。在该组成范围内晶格参数的变化与基材相比很小，因而对第一层的晶体品质的影响也很小，并且其对层叠体的末层品质的影响很小甚至没有影响。另外，层叠体中的层数可以保持很少以致可以省略具有从x＝1(1-x＝0)开始的梯度组成的第一层。
有利地，在后继层的组成参数小于前层的组成参数的每一个界面处，相应组成参数的差(1-xg)-(1-xs)基本恒定。只要组成参数的跳返足以使层叠体持续生长使得能够实现后续层的重组而不会产生新的应力，则优选以恒定跳返的生长结构体，因为这有助于控制生长过程参数。
根据优选实施方式，组成参数的差(1-xg)-(1-xs)可以从基材开始由后继层的组成参数小于前层的组成参数的一个界面向后继层的组成参数小于前层的组成参数的下一个界面增加。作为变化形式，组成参数的差(1-xg)-(1-xs)也可以由一个界面向下一个界面减小。在由于材料的特性在未观察到应力的梯度组成层中的组成水平作为材料组成自身的函数而发生变化的情况中，组成参数跳返的幅度发生变化是有利的。因而通过调节跳返的幅度可以进一步优化层积层结构体。
根据优选实施方式，复合物A可以是硅和锗中的一种，而复合物B可以是硅和锗中的另一种和/或基材可以是硅基材或锗基材。这些材料对所述层积层结构体特别有益，不仅是因为它们经常用于电子工业因而容易得到，而且因为可以得到这些材料的表面粗糙度小于或等于15RMS，位错密度小于或等于105cm-2，特别是小于104cm-2或甚至小于103cm-2的层积层结构体，同时位错累积密度可以保持在小于或等于20cm-1的水平。因而可以得到其末层的晶体品质明显好于现有技术的层积层结构体。
根据优选实施方式，可以在层叠体上提供附加层，特别是应变硅层。尤其是通过与上述材料相组合，与现有技术所得到的相比，可以获得晶体品质得到改善的应变硅层。
有利地，层叠体的末层是具有恒定组成的层，其相应的组成参数(1-xc)≥0.2，特别是(1-xc)≥0.4。由于采用本发明的层积层结构体，可以使位错密度和表面粗糙度保持很小，如前所述的值，因而可以提供一种层积层结构体，其中末层具有高比率的复合物B，但其仍然满足低位错密度和低表面粗糙度的要求。
有利地，层叠体的末层可以是具有恒定组成的层，其厚度在约50nm～5μm的范围内，特别是在约0.9μm～5μm的范围内。该最终层起到松弛层的作用，并且由于对下层性能(对于应力和位错)的改善，它可以生长得相对较厚同时使所需的晶格参数保持恒定，使得它可以作为用于随后沉积应变硅的基材。
根据优选实施方式，所述材料可以包含第三复合物Cy以形成复合物AxCyB(1-x-y)，所述y是范围为0≤y≤1的第二组成参数，其中层叠体的至少部分层具有梯度组成AxgCygB(1-xg-yg)，并且在相应层的厚度上组成参数(1-xg-yg)逐渐增加而组成参数yg逐渐下降，特别是线性地增加或下降，并且其中在层叠体中具有梯度组成的层与层叠体中的后继层之间的界面处，后继层的组成参数(1-xs-ys)比具有梯度组成的层的组成参数(1-xg-yg)小，并且后继层的组成参数ys比具有梯度组成的层的组成参数yg大。在该类型的材料中，复合物B和C的组成均可以改变。其优势在于晶格参数的变化可以进一步精调以降低应力和位错密度。跳返可以通过减小(1-x-y)和/或增加y得以实现。
优选复合物C可以是碳。特别是与Si和Ge组合，可以由Si基材开始形成高品质的SiGe复合物。级差层的目的是逐渐增大晶格参数。在具有三种复合物的材料中这可以通过增加Ge的比例和/或减小碳的比例来实现。然后跳返可以通过在界面处减小Ge的比例和/或增加碳的比例而实现。
本发明还涉及包含上述层积层结构体的集成电路。特别是与层积层结构体顶部的应变硅组合，可以用本发明的层积层结构体以高产率制造高速集成电路。
本发明的目的也可以用权利要求16的形成层积层结构体的方法而实现。
在具有梯度组成的层与后继层之间的界面处的组成变化能够使得后继层的晶体结构在其生长过程中在改善的条件下重组，即，具有较少的应力和位错。可以在整个层叠体上观察到该效果，并与通过现有技术的层积层结构体得到的层叠体相比，最终得到了具有降低的位错密度和改善的表面粗糙度的层积结构体。
优选地，在步骤c)中后继层能够以恒定组成(1-xc)生长。在生长过程中晶体结构能够在改善的条件下重组，使得仍然存在的位错能够重组并消除而不会额外产生应力。
有利地，在层叠体中具有恒定组成的层与具有梯度组成的后继层之间的界面处，所述层能够生长使得组成参数(1-xc)基本与具有梯度组成的层的组成参数(1-xg)相同。因而复合物B在材料AxB1-x中的比例能够在层叠体中快速增加直至在层叠体的末端达到所需水平。因而可以使得到复合物B的所需比例的层数很少，由此使制造成本很低。
根据优选实施方式，在具有梯度组成的层与后继层之间的界面处，具有梯度组成的层和后继层能够生长使得组成参数满足关系0.001≤(1-xg)-(1-xs)≤0.07，特别是满足0.005≤(1-xg)-(1-xs)≤0.05。在该范围内可以在层的生长过程中得到应力和位错密度下降的有利效果，同时复合物B比例的增加仍然很大足以获得令人满意的生产量。
优选地，在步骤b)之前，可以生长具有恒定组成的第一层，其相应的组成参数(1-xc)在约0.03～0.09的范围内，特别是在0.05～0.06的范围内。为了获得具有较低的复合物B比例的层(这对于生长由组成参数x＝1开始的梯度组成层来说是必须的)，在生长所述层时必须准确控制复合物B的量。然而在生长该层时，却难以控制非常小的材料组成的百分比，因此在第一层中可能会出现相对较大的变化。对于第一层，小的浓度变化幅度不会影响层叠体的最终层的品质，可以将层叠体的第一层选择为具有恒定组成的层。
根据一种变化形式，提供在基材3上的具有梯度组成的第一层能够在与基材3的界面处生长，其组成参数(1-xg)在约0.01～0.09的范围内，特别是在0.05～0.06的范围内。对于第一层，小的浓度变化幅度不会影响层叠体最终层的品质，层叠体的第一层，在该情况中是具有梯度组成的层，不必在界面处由组成参数(1-x)＝0开始。因而能够更快速地在层叠体的最终层中获得所需组成。
有利地，可以提供具有梯度组成的层和后继层以使组成参数的差(1-xc)-(1-xs)在各个界面处恒定，在所述界面处后继层的组成参数比前层的组成参数小。使组成的跳返保持恒定有助于控制生长参数。
根据一种变化形式，可以提供后继层中的具有梯度组成的层以使组成参数的差(1-xg)-(1-xs)从基材开始由后继层的组成参数小于前层的组成参数的一个界面向后继层的组成参数小于前层的组成参数的随后的界面增加或减小。根据复合物A和B的材料特性，可以通过对各个界面的跳返进行相应地调节而对表面粗糙度和位错密度性质进一步进行优化。
根据优选实施方式，可以用沉积法，特别是化学气相沉积法(CVD)进行层的生长，其中在具有梯度组成的层与后继层之间的界面处，组成参数(1-x)的减小可以通过仅改变生长参数中的一个参数，特别是用于沉积复合物A和B的前体气体中的一种气体的流速而实现。通过仅改变一种生长参数，组成参数的所需分布能够以简单且可重复的方式实现。
根据一个变化形式，在步骤b)中包括三种复合物Ax、Cy和B(1-x-y)的材料层能够以梯度组成AxgCygB(1-xg-yg)生长以使在层的厚度上组成参数(1-xg-yg)逐渐减小而组成参数yg减小，特别是线性减小，在步骤c)中复合物AxsCysB(1-xs-ys)的后继层可以在具有梯度组成AxgCygB(1-xg-yg)的层上生长，并且在具有梯度组成的层与后继层之间的界面处，参数可以如此选择以使后继层的组成参数(1-xs-ys)比具有梯度组成的层的组成参数(1-xg-yg)小而后继层的组成参数ys比具有梯度组成的层的组成参数yg大。使用第三复合物可以对晶格参数的变化进行进一步的精调，从而减小应力和位错密度。
附图说明
下面将参考附图对本发明的有利实施方式进行描述：
图1描述了根据本发明的层积层结构体的第一实施方式以及复合物B的比例作为整个层的层叠体的厚度的函数的依赖性和
图2描述了根据本发明的层积层结构体的第二实施方式，其中层叠体的第一层具有恒定组成，和
图3描述了根据本发明的层积层结构体的第三实施方式，其中第一层具有梯度组成。
具体实施方式
图1描述了根据本发明的层积层结构体1的第一实施方式。层积体1包括基材3和多个层的层叠体5，另外，附加层7，特别是应变硅层在层叠体5的顶部外延生长。此外可以在层叠体5与附加层7之间提供缓冲层。
基材3是典型的半导体晶片，例如是具有预定晶体结构的硅或锗晶片。
多个层的层叠体5包括材料AxB(1-x)的层。特别地，复合物A是硅或锗而复合物B是硅和锗中的另一种元素。x和(1-x)是分别描述材料AxB(1-x)中复合物A和复合物B的比例的组成参数。
选择基材材料以使复合物A可以在基材3上外延生长。优选复合物A和基材3具有相同的晶格参数以允许进行均质外延生长。如此选择第二复合物B以使材料AxB(1-x)的晶格参数与基材A的稍有不同，其中差异随复合物B在材料AxB(1-x)中的量的增加而增大。
下面将使用硅作为基材材料并使用SixGe(1-x)作为层叠体材料以形成二元材料来描述本发明。然而，应当注意其它材料的组合，如使用锗作为起始基材也落入本发明的范围内。
在图1中所示的层积层结构体1的左侧显示了组成参数(1-x)作为多个层的层叠体5的厚度的函数的变化。
层叠体5的第一层5a具有梯度组成。即，组成参数1-x在第一层5a的厚度上逐渐增加。在该实施方式中所述增加是线性的。组成参数(1-xg)的值从0开始，因而在基材3与第一层5a之间的界面处具有相同的组成Si1Ge0，因而晶格参数相同并在朝向后继层5b的界面处达到预定值。
层叠体5中随后的第二层5b在其整个厚度上具有恒定组成并且相应的组成参数(1-xc)在朝向下方的具有梯度组成的第一层5a的界面处比组成参数(1-xg)小。层叠体5中随后的第三层5c又是具有梯度组成的层，其中在朝向第二层5b的界面处层5b和5c二者的组成参数(1-xg)和(1-xc)是相同的。第四层5d又是与层5b相当的恒定组成层，其具有更大的复合物B的比例，但在朝向第三层的界面处组成参数(1-xc)又比在该界面处的第三层5c的组成参数(1-xg)小。然后交替的层结构反复出现，在该实施方式中总共是四次。然而，由梯度组成层和恒定组成层构成的双层的数目并不限于4个，而是可以在1～10的范围内，特别是3或4。
从图1中可以看出，组成参数(1-xc)从一个恒定组成层向下一个恒定组成层增加，根据一种变化形式，曲线的平稳段为5％、10％、15％并且对于最后层5h为20％，使得在该例子中在层5h中二元材料的组成是Si0.8Ge0.2。当然由一个平稳段至下一个平稳段的增加并不必须是有规律的，(1-x)＝0.2的值也仅相应于二元材料的一种可能的最终组成。事实上可以使锗组成为0.40％或更大。
层叠体5的各层的厚度在约20nm～1μm的范围内，特别是在约50nm～约500nm范围内。层叠体的最后层5h的厚度甚至可达5μm以起到应变硅层7的缓冲层的作用。各个层不必具有相同的厚度。对于具有梯度组成的层5a、5c、5e、5g中的组成参数的斜率来说同样不必相同。在该第一实施方式中对于具有梯度组成的层5a、5c、5e、5g的各层来说斜率是恒定的，但也可以彼此不同。另外，所述增加也可以是任何其他形式，像例如抛物线式。对于线性梯度，组成参数(1-x)的斜率优选小于约0.25Ge％/μm。
在梯度组成层5a、5c、5e、5g和具有恒定组成的后继层5b、5d、5f、5h之间的界面处，组成上的跳返具有重要作用。与未提供跳返的层叠体相比，由于这些跳返的存在，可以降低层叠体5中各层的位错密度和表面粗糙度，特别是在层叠体5的最后层5h中的位错密度和表面粗糙度。
实际上，当外延层的厚度很小时，相对于下面的基材在晶体结构上不匹配的层的外延生长会导致外延层内部产生应力。事实上，沉积层的晶体结构使其晶格参数适应下面的基材的晶格参数。一旦层的厚度变得大于临界厚度，则沉积层的晶格参数将逐渐恢复其固有的晶格参数。该现象伴随着沉积层中位错和应力松弛的产生。由于位错的存在，晶体品质受到限制，另外，表面粗糙度受到负面影响。
当设法降低位错密度以及表面粗糙度时，在基材上提供具有梯度组成的层能够使位错密度保持相对较低，然而，在具有梯度组成层的最终层中仍然存在残余应力。因而已经提出使梯度层和具有恒定组成的层交替存在，其中具有恒定组成的层的组成对应于与梯度层的界面处的组成。该布置有助于减小负面影响。然而，仍会残留一定量的应力，以致于位错的下降和表面粗糙度仍然不足。
本发明的发明人发现通过提供组成的跳返能够进一步改善位错密度和表面粗糙度，其中恒定组成层将具有与这样的组成相对应的组成，所述这样的组成是使得在梯度组成层中观察不到应力或可以观察到应力水平的下降的组成。因而组成的跳返使得所述层的晶体结构重组而不会产生新的位错并且同时使新的外延层被松弛。
对于组成的跳返，已经获得了关于位错密度和表面粗糙度的最佳结果，所述组成的跳返约为0.001≤(1-xg)-(1-xc)≤0.07，特别是0.005≤(1-xg)-(1-xc)≤0.05，其中(1-xg)是在具有梯度组成的层的界面处的组成参数，而(1-xc)是在恒定组成层的界面处的组成。因而对于这些跳返，可以生长具有降低的应力水平的层。
根据一种变化形式，在具有梯度组成的层5a、5c、5e、5g和具有恒定组成的后继层5b、5d、5f、5h的各个界面处的组成的跳返可以是恒定的，也可以从基材3开始由一个界面向下一个界面增加或从基材3开始由一个界面向下一个界面减小。
采用根据第一实施方式的层积层结构体1，可以实现位错密度小于105cm-2和位错累积密度小于20cm-1，而同时在层叠体5的最终层5h的表面上的表面粗糙度优于15RMS。
层积层结构体1可以用下述方式制造：
在第一步中，在例如用HF清洗以除去其表面上的天然氧化物之后，提供硅晶片作为基材3。然后层叠体5的层5a，...，5h通过沉积法，特别是化学气相沉积法(CVD)外延生长。也可以使用其他的外延生长方法，例如等离子体增强CVD(PECVD)、分子束外延(MBE)或物理气相沉积(PVD)技术。将硅基材3放入CVD设备的反应室中，在反应室中可以在950℃～1150℃的温度下进行用H2除去氧化物的另一步骤或者当晶片已经用HF预先清洗时在约800℃～1000℃的温度下进行。
然后将反应室的温度调节至取决于所选择的用于沉积的前体气体的沉积温度。对于硅锗薄膜来说，适宜的前体气体是与作为载气的H2一同使用的SiH4、DCS或TCS和GeH4、GeH3Cl、GeH2Cl2、GeHCl3或GeCl4。
通过开始将前体气体引入反应室中引发层叠体5的层的生长。在给定的氢气流量下前体气体中硅与锗的比决定了所沉积的SixGe1-x层的组成。同时二元材料的组成也是压力和温度的函数，所述压力通常为20Torr(2.66KPa)～约大气压，所述温度通常在500℃～1100℃的范围内。为了获得层5a、5c、5e和5g的梯度组成，持续调节前体气体的流量从而持续地调节沉积层的组成。最终也可以通过调节该温度来影响所述组成。在生长过程中，承载基材3的基座优选以低于1000tr/min的速度旋转。
为了获得恒定组成层5b、5d、5f和5h，固定反应室中的生长参数并相应地通过选择沉积时间来得到沉积层的所需厚度。为了在梯度组成层5a、5c、5e和5g与具有恒定组成的后继层5b、5d、5f和5h之间的界面处得到组成上的跳返，可以改变一种生长参数，优选改变一种前体气体的流量，在该实施方式中为锗前体气体的流量。
在生长了恒定组成层5b、5d、5f之后，具有梯度组成的后继层5c、5e和5g以与前述相同的方式生长，其中如此选择生长参数以使初始组成对应于恒定组成层5b、5d、5f的组成。
将梯度组成层5a、5c、5e和5g和恒定组成层5b、5d、5f和5h以跳返方式进行的交替沉积重复4次以使层叠体的最后层5h在SixGe1-x组成中具有所需比例的锗，从而使后续沉积的附加层7(此处是应变硅层)具有所需的晶格参数，以便能够制造高速电子装置。
采用上述方法，得到了在层叠体最终层中锗的比例为20％的SixGe(1-x)层积层结构体，其表面粗糙度小于15RMS，位错累积密度小于20cm-1，位错密度小于104cm-2。
也可以采用包括三种不同元素的材料，像例如SixGe(1-x-y)Cy，来代替二元材料构造层的层叠体。在该实施方式中，可以通过减少碳的比例和/或增大Ge的量来实现晶格参数的生长。然后在梯度组成层与恒定组成层之间的界面处的组成上的跳返可以通过增大碳的比例和/或减少Ge的比例来实现。对于该实施方式，已经观测到表面粗糙度值、累积密度值和位错密度都与二元材料层叠体SiGe相类似。
图2显示了根据本发明的层积层结构体9的第二实施方式。相对于图1中所示的根据第一实施方式的层积层结构体的区别仅在于层叠体11比实施方式1的层叠体5少一层。第一和第二实施方式之间的可比层，特别是基材和附加层具有相同的性质和特点。这里省略了对它们的描述，而在此引入通过参考图1而进行的描述。这对于制造根据第二实施方式的层积层结构体9的方法也是一样的。
在第二实施方式中，基材3上的层叠体11的第一层11a不是像第一实施方式中那样的梯度组成层，而是恒定组成层。由于当以非常小的质量流量操作时对于用于锗的前体气体的质量流量的控制难以实现，因此当实际上使在硅基材3上在第一层11a中以非常低的锗的百分比开始并不容易实现，因而上述构造是有利的。因而，如果第一层具有梯度组成，则与锗含量较高的层相比，二元材料的组成中的引进误差在百分比上相对较高。然而已经观察到当层叠体的第一层11a是恒定组成层，特别是组成参数(1-xc)在约1％～9％的范围内，特别是在约5％～6％的范围内的SixGe(1-xc)层时，可以获得关于位错和表面粗糙度的品质足够好甚至比在具有大误差的梯度组成层的情况中更好的层，所以在最后可以得到可与第一实施方式1相当的或甚至更好的应变硅层7。另外，尽管同时分别在最后层11g和5h中得到了相同的锗比例，但与第一实施方式相比层叠体11中的层数减少，所以在第二实施方式的情况中制造该层积层结构体的产量更高。因此可以更便宜地制造层积层结构体9。
图3显示了根据本发明的层积层结构体13的第三实施方式。相对于图1中所示的根据第一实施方式的层积层结构体的区别在于层叠体15具有第一层15a，该层在与基材3的界面处的梯度组成参数(1-xg)不为0，特别是(1-xg)在约1％～9％的范围内，特别是在约5％～6％的范围内。因而如同在第二实施方式中一样，能够以较少的沉积层实现最终的组成，从而导致更高的产量。实际上，与第一实施方式相比，最终所需的组成仅以三个梯度层就可以实现。然而，第一实施方式与第三实施方式之间的可比层，特别是基材和附加层，具有与第一实施方式相同的性质和特点。由于第三实施方式的各层的特点和性质与第一实施方式的相当，因此此处省略对其进行的描述，并在此引入通过参考图1而进行的描述。这对于制造根据第三实施方式的层积层结构体13的方法也是一样的。

Claims (26)

1.一种层积层结构体，该层积层结构体包含：
基材(3)，和
多个层(5a，...，5h)的层叠体(5)，所述层叠体(5)设置在所述基材(3)上，层中的材料至少包含两种复合物A和B，
其中复合物A具有足以使复合物A在所述基材(3)上均质外延生长或异质外延生长的晶格参数，并且其中所述层叠体的至少部分层(5a，5c，5e，5g)具有梯度组成AxgB(1-xg)，其中x是范围为0≤x≤1的组成参数，并且组成参数(1-xg)在相应层的厚度上逐渐增大，特别是线性增大，其特征在于：
在所述层叠体(5)中具有梯度组成的层(5a，5c，5e，5g)与所述层叠体(5)中的后继层(5b，5d，5f，5h)之间的界面处，所述后继层(5b，5d，5f，5h)的组成参数(1-xs)比具有梯度组成的层(5a，5c，5e，5g)的组成参数(1-xg)小。
2.如权利要求1所述的层积层结构体，其中在所述层叠体(5)中具有梯度组成的层(5a，5c，5e，5g)与具有恒定组成(1-xc)的层(5b，5d，5f，5h)交替布置。
3.如权利要求2所述的层积层结构体，其中在所述层叠体(5)中具有恒定组成的层(5b，5d，5f，5h)与具有梯度组成的后继层(5a，5c，5e，5g)之间的界面处，所述组成参数(1-xc)基本与所述组成参数(1-xg)相同。
4.如权利要求1～3任一项所述的层积层结构体，其中在所述层叠体(5)中具有梯度组成的层(5a，5c，5e，5g)与所述后继层(5b，5d，5f，5h)之间的界面处，所述组成参数满足关系0.001≤(1-xg)-(1-xs)≤0.07，特别是满足0.005≤(1-xg)-(1-xs)≤0.05。
5.如权利要求1～4任一项所述的层积层结构体，其中在所述层叠体(11)中，设置在所述基材(3)上的第一层(11a)是具有恒定组成的层或者是具有梯度组成的层，所述具有恒定组成的层相应的组成参数(1-xc)在约0.01～0.09的范围内，特别是在0.05～0.06的范围内，所述具有梯度组成的层相应的组成参数(1-xg)在与所述基材(3)的界面处约为0.01～0.09，特别为0.05～0.06。
6.如权利要求1～5任一项所述的层积层结构体，其中在后继层(5b，5d，5f，5h)的组成参数比前层(5a，5c，5e，5g)的组成参数小的各个界面处，相应组成参数的差(1-xg)-(1-xs)基本恒定。
7.如权利要求1或5所述的层积层结构体，其中从所述基材(3)开始所述组成参数的差(1-xg)-(1-xs)从后继层(5b，5d，5f)的组成参数比前层(5a，5c，5e)的组成参数小的一个界面向后继层(5d，5f，5h)的组成参数比前层(5c，5e，5g)的组成参数小的随后的界面增大。
8.如权利要求1或5所述的层积层结构体，其中从所述基材(3)开始所述组成参数的差(1-xg)-(1-xs)从后继层(5b，5d，5f)的组成参数比前层(5a，5c，5e)的组成参数小的一个界面向后继层(5d，5f，5h)的组成参数比前层(5c，5e，5g)的组成参数小的随后的界面减小。
9.如权利要求1～8任一项所述的层积层结构体，其中复合物A是硅和锗中的一种，复合物B是硅和锗中的另一种和/或所述基材(3)是硅基材或锗基材中的一种基材。
10.如权利要求1～9任一项所述的层积层结构体，其中在所述层叠体(5)上设置附加层(7)，特别是应变硅层。
11.如权利要求1～10任一项所述的层积层结构体，其中所述层叠体(5)的最终层(5h)是具有恒定组成的层，所述具有恒定组成的层相应的组成参数(1-xc)≥0.2，特别是组成参数(1-xc)≥0.4。
12.如权利要求1～11任一项所述的层积层结构体，其中所述层叠体(5)的最终层(5h)是具有恒定组成的层，所述具有恒定组成的层的厚度在约50nm～5μm的范围内，特别是在约0.9μm～5μm的范围内。
13.如权利要求1～12任一项所述的层积层结构体，其中所述材料包含第三复合物Cy以制造复合物AxgCyB(1-x-y)，其中y是范围为0≤y≤1的第二组成参数，
其中所述层叠体的层(5a，5c，5e，5g)中的至少一部分具有梯度组成AxgCygB(1-xg-yg)，在相应层的厚度上所述组成参数(1-xg-yg)逐渐增大而所述组成参数yg逐渐减小，特别是线性增大或减小，
其中在所述层叠体(5)中具有梯度组成的层(5a，5c，5e，5g)与所述层叠体(5)中的后继层(5b，5d，5f，5h)之间的界面处，所述后继层(5b，5d，5f，5h)的组成参数(1-xs-ys)比具有梯度组成的层(5a，5c，5e，5g)的组成参数(1-xg-yg)小，并且所述后继层(5b，5d，5f，5h)的组成参数ys比具有梯度组成的层(5a，5c，5e，5g)的组成参数yg大。
14.如权利要求13所述的层积层结构体，其中复合物C是碳。
15.一种集成电路，该集成电路包含权利要求1～14所述的层积层结构体(1，9)。
16.一种形成层积层结构体的方法，该方法包括下列步骤：
a)提供基材(3)，
b)生长具有梯度组成AxgB(1-xg)的包含至少两种复合物Ax和B(1-x)的材料的层(5a，5c，5e，5g)，以使所述组成参数(1-xg)在所述层(5a，5c，5e，5g)的厚度上逐渐增大，特别是线性增大，
c)在具有梯度组成AxgB(1-xg)的材料AxB(1-x)的层上生长材料AxsB(1-xs)的后继层(5b，5d，5f，5h)，和
d)以预定次数重复步骤b)和c)从而构造所述材料AxB(1-x)的层的层叠体(5)，
其中复合物A具有足以使复合物A在所述基材(3)上均质外延生长或异质外延生长的晶格参数，并且其中x是范围为0≤x≤1的组成参数，其特征在于：
在具有梯度组成的层(5a，5c，5e，5g)与所述后继层(5b，5d，5f，5h)之间的界面处如此选择生长参数以使所述后继层(5b，5d，5f，5h)的组成参数(1-xs)比具有梯度组成的层(5a，5c，5e，5g)的组成参数(1-xg)小。
17.如权利要求16所述的方法，其中提供具有恒定组成(1-xc)的所述后继层(5b，5d，5f，5h)。
18.如权利要求17所述的方法，其中在所述层叠体中具有恒定组成的层(5b，5d，5f，5h)与具有梯度组成的后继层(5c，5e，5g)之间的界面处提供所述层以使具有恒定组成的层(5b，5d，5f，5h)的组成参数(1-xc)基本与具有梯度组成的层(5c，5e，5g)的组成参数(1-xg)相同。
19.如权利要求16～18任一项所述的方法，其中在具有梯度组成的层(5a，5c，5e，5g)与后继层(5b，5d，5f，5h)之间的界面处，具有梯度组成的层(5a，5c，5e，5g)和后继层(5b，5d，5f，5h)如此生长以使所述组成参数满足关系0.001≤(1-xg)-(1-xs)≤0.07，特别是满足0.005≤(1-xg)-(1-xs)≤0.05。
20.如权利要求16～19任一项所述的方法，其中在步骤b)之前生长具有恒定组成的第一层(11a)，所述第一层(11a)的相应组成参数(1-xc)约为0.01～0.09，特别是0.05～0.06。
21.如权利要求16～20任一项所述的方法，其中生长设置在所述基材(3)上的具有梯度组成的第一层，所述第一层的组成参数(1-xg)在与所述基材(3)的界面处约为0.01～0.09，特别为0.05～0.06。
22.如权利要求16～21任一项所述的方法，其中如此提供具有梯度组成的层(5a，5c，5e，5g)和后继层(5b，5d，5f，5h)以使组成参数的差(1-xg)-(1-xs)对于后继层(5b，5d，5f，5h)的组成参数比前层(5a，5c，5e，5g)的组成参数小的各个界面是恒定的。
23.如权利要求16～21任一项所述的方法，其中如此提供具有梯度组成的层(5a，5c，5e，5g)和相应的后继层(5b，5d，5f，5h)以使组成参数的差(1-xg)-(1-xs)从后继层(5b，5d，5f)的组成参数比前层(5a，5c，5e)的组成参数小的一个界面向后继层(5d，5f，5h)的组成参数比前层(5c，5e，5g)的组成参数小的随后的界面增大。
24.如权利要求16～21任一项所述的方法，其中如此提供具有梯度组成的层(5a，5c，5e，5g)和相应的后继层(5b，5d，5f，5h)以使组成参数的差(1-xg)-(1-xs)从后继层(5b，5d，5f)的组成参数比前层(5a，5c，5e)的组成参数小的一个界面向后继层(5d，5f，5h)的组成参数比前层(5c，5e，5g)的组成参数小的随后的界面减小。
25.如权利要求16～24任一项所述的方法，其中所述的层(5a，...，5h)以沉积法，特别是化学气相沉积法生长，其中在具有梯度组成的层(5a，5c，5e，5g)和后继层(5b，5d，5f，5h)之间的界面处，通过仅改变一种生长参数，特别是用于沉积复合物A和B的一种前体气体的流速来实现所述组成参数(1-x)的减小。
26.如权利要求16～25任一项所述的方法，其中在步骤b)中包含三种复合物Ax、Cy和B(1-x-y)的材料的层(5a，5c，5e，5g)以梯度组成AxgCygB(1-xg-yg)生长，从而在层(5a，5c，5e，5g)的厚度上使组成参数(1-xg-yg)逐渐增大而组成参数yg逐渐减小，特别是线性增大或减小，其中在步骤c)中复合物AxsCysB(1-xs-ys)的后继层(5b，5d，5f，5h)在具有梯度组成AxgCygB(1-xg-yg)的层上生长，和其中
在具有梯度组成的层(5a，5c，5e，5g)和后继层(5b，5d，5f，5h)之间的界面处，如此选择所述生长参数以使后继层(5b，5d，5f，5h)的组成参数(1-xs-ys)比具有梯度组成的层(5a，5c，5e，5g)的组成参数(1-xg-yg)小，并且后继层(5b，5d，5f，5h)的组成参数ys比具有梯度组成的层(5a，5c，5e，5g)的组成参数yg大。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022036591A1 (zh) * 2020-08-19 2022-02-24 西门子股份公司 增材制造中的打印工艺制定方法及装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1763069B1 (en) * 2005-09-07 2016-04-13 Soitec Method for forming a semiconductor heterostructure
US7785995B2 (en) * 2006-05-09 2010-08-31 Asm America, Inc. Semiconductor buffer structures
US9127345B2 (en) 2012-03-06 2015-09-08 Asm America, Inc. Methods for depositing an epitaxial silicon germanium layer having a germanium to silicon ratio greater than 1:1 using silylgermane and a diluent
US9171715B2 (en) 2012-09-05 2015-10-27 Asm Ip Holding B.V. Atomic layer deposition of GeO2
FR2995447B1 (fr) * 2012-09-07 2014-09-05 Soitec Silicon On Insulator Procede de separation d'au moins deux substrats selon une interface choisie
US9218963B2 (en) 2013-12-19 2015-12-22 Asm Ip Holding B.V. Cyclical deposition of germanium
KR20170066914A (ko) * 2015-12-07 2017-06-15 삼성전자주식회사 반도체 장치 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354695A (en) 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US5442205A (en) * 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
JP4269541B2 (ja) * 2000-08-01 2009-05-27 株式会社Ｓｕｍｃｏ 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
US6649492B2 (en) * 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
GB0212616D0 (en) * 2002-05-31 2002-07-10 Univ Warwick Formation of lattice-tuning semiconductor substrates
WO2004019391A2 (en) * 2002-08-23 2004-03-04 Amberwave Systems Corporation Semiconductor heterostructures having reduced dislocation pile-ups and related methods
US7129488B2 (en) * 2003-12-23 2006-10-31 Sharp Laboratories Of America, Inc. Surface-normal optical path structure for infrared photodetection

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022036591A1 (zh) * 2020-08-19 2022-02-24 西门子股份公司 增材制造中的打印工艺制定方法及装置

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Publication number Publication date
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TWI288433B (en) 2007-10-11
JP2006319310A (ja) 2006-11-24
US20060211230A1 (en) 2006-09-21
TW200634911A (en) 2006-10-01
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