KR100671279B1 - 변형 실리콘 웨이퍼 및 그 제조방법 - Google Patents

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Abstract

SiGe층을 가지는 변형 실리콘 웨이퍼에 있어서, SiGe층상에 형성되는 변형 Si층에 있어서의 관통전위밀도의 저감화를 한층 더 도모할 수 있는 변형 실리콘 웨이퍼 및 그 제조방법을 제공한다.
단결정 실리콘 기판상에, Ge 농도를 단계적으로 증가시킨 Si1 - xGex 조성경사층을 형성시키는 공정과, Ge 농도가 일정한 Si1 - xGex 완화층을 성장시키는 공정과, Ge 농도(y)가 일정하고, 0.5x
Figure 112005050212997-pat00001
y
Figure 112005050212997-pat00002
x인 변형 완화 Si1 - yGey층을 형성시키는 공정과, 또한, 상기 변형 완화 Si1 - yGey층상에, 변형 Si층을 에피택셜 성장시키는 공정을 거침으로써, 변형 실리콘 웨이퍼를 제조한다.

Description

변형 실리콘 웨이퍼 및 그 제조방법{Changed silicon wafer and manufacturing method thereof}
도 1은, 실시예 및 비교예에 있어서의 SiGe층의 표면으로부터의 깊이에 대한 Ge 농도 프로파일의 개략을 나타낸 그래프이다.
본 발명은, 실리콘 기판상에 SiGe층 및 변형 Si층을 적층시켜서 관통전위밀도가 저감화된 변형 실리콘 웨이퍼 및 그 제조방법에 관한 것이다.
근래, 단결정 실리콘 기판상에 SiGe층을 에피택셜 성장시키고, 이 SiGe층상에 변형 Si층을 에피택셜 성장시킨 변형 실리콘 웨이퍼가 제안되고 있다.
상기 변형 Si층에는, Si에 비해서 격자 정수(定數)가 큰 SiGe층에 의해서, 인장(引張) 변형이 발생하고 있고, 이 변형에 의해, Si의 밴드 구조가 변화하고, 축퇴(縮退)가 풀려서 캐리어 이동도가 높아진다.
따라서, 이 변형 Si층을 채널영역으로서 이용함으로써, 통상의 벌크 실리콘을 이용한 경우와 비교하여, 1.5배 이상의 캐리어 이동의 고속화가 가능하게 된다.
이 때문에, 변형 실리콘 웨이퍼는, 고속 MOSFET, MODFET, HEMT 등에 적합한 웨이퍼로서 주목받고 있다.
상기와 같은 변형 실리콘 웨이퍼에 있어서, 질이 좋은 변형 Si층을 얻기 위해서는, 그 기초로서, 실리콘 기판상에, 질이 좋은 SiGe층, 즉, 관통전위밀도가 낮고, 변형이 완화되며, 평활한 표면을 가지는 SiGe층을 에피택셜 성장시키는 것이 필요하다.
그렇지만, Si와 SiGe의 격자 정수는 다르므로, 실리콘 기판상으로의 SiGe층의 에피택셜 성장할 때, 미스 피트 전위가 발생한다. 그리고, 이 미스 피트 전위에 기인하는 관통전위는, 고밀도로 그 표면까지 도달하고, 이 SiGe층상에 형성되는 변형 Si층에까지, 동일한 고밀도의 전위가 발생한다고 하는 과제가 발생했었다.
상기 변형 Si층에 있어서의 전위는, 디바이스 소자의 형성시에 있어서, 접합 리크 전류가 증대하는 원인이 된다.
또한, 관통전위와 잔류 변형 에너지에 의해, 변형 Si층 표면에, 크로스해치(crosshatch) 라고 불리우는 요철(凹凸)이 발생한다고 하는 문제도 생기고 있고, 종래로부터, 관통전위밀도를 저감시키기 위한 다양한 제안이 이루어지고 있다.
예를 들면, 특허문헌 1에는 단결정 실리콘 기판상에, Ge 성분이 약 25%/㎛ 이하의 농도 구배(句配)로 증대하는 SiGe 계층화 층을 에피택셜 성장시킨 후, Ge 농도가 일정한 SiGe 캡층을 성장시키고, 또한, 변형 Si층을 에피택셜 성장시키는 반도체 디바이스의 제조방법이 개시되어 있다.
또한, 특허문헌 2에는, 실리콘 기판상에, Ge 조성비가 점차 증가하는 SiGe층의 스텝 경사조성층의 위에, Ge 조성비가 일정한 SiGe 완화층, 변형 Si층을 갖춘 반도체 웨이퍼에 있어서, 스텝 수를 증가시킴으로써, 관통전위밀도를 저감시킬 수 있는 것이 기재되어 있다.
또한, 특허문헌 3에는, 제 1의 SiGe층은, 막 두께의 증가에 의해 전위를 발생시켜서 격자완화가 발생하는 막 두께인 임계 막 두께의 2배보다 얇은 막 두께이며, 제 2의 SiGe층은, 표면을 향해 Ge 조성비가 점차 증가하는 SiGe 경사조성층과 이 경사조성층의 상면의 Ge 조성비에서 경사조성층상에 분배된 SiGe의 일정조성층을 번갈아 또는 연속한 Ge 조성비에서 복수층의 스텝형 적층으로 하여 구성되며, 상기 제 2의 SiGe층 하면의 Ge 조성비는, 상기 제 1의 SiGe층에 있어서의 Ge 조성비의 층 중의 최대치보다 낮은 반도체기판이 개시되어 있다.
[특허문헌 1] 특허 제 2792785호 공보
[특허문헌 2] 특개2002-118254호 공보
[특허문헌 3] 특개2003-197544호 공보
상기와 같이, 다양한 방법에 의해, 변형 실리콘 웨이퍼에 있어서의 관통전위밀도의 저감화를 도모하는 것이 시도되고 있다.
그렇지만, 상기 특허문헌 1에 있어서는, 실시예에 있어서의 관통전위밀도는, 고작 105㎝-2 오더이며, 이와 같은 높은 관통전위밀도는, 디바이스 프로세스에 있어서의 수율에 큰 영향을 끼칠 우려가 있다.
동일하게, 상기 특허문헌 2에 기재된 반도체 웨이퍼에 있어서도, 변형 Si층 에 있어서의 관통전위밀도를 105㎝-2 미만까지 저감화하는 것은 곤란하다.
또한, 상기 특허문헌 3에 기재된 반도체기판에 있어서도, 변형 Si층의 두께가 20㎚ 이상인 경우에, 디바이스 작업영역으로서의 요구레벨에 대응할 수 있는 정도로까지, 관통전위밀도가 저감화되어 있다고는 말할 수 없다.
따라서, MOSFET 등에 있어서 더욱더 고속화를 도모하기 위해서는, 관통전위밀도가 보다 한층 저감화된 고품질의 변형 실리콘 웨이퍼가 요구되고 있다.
본 발명은, 상기 기술적 과제를 해결하기 위해 이루어진 것이며, SiGe층을 가지는 변형 실리콘 웨이퍼에 있어서, SiGe층상에 형성되는 변형 Si층에 있어서의 관통전위밀도의 저감화를 한층 더 도모할 수 있는 변형 실리콘 웨이퍼 및 그 제조방법을 제공하는 것을 목적으로 하는 것이다.
본 발명에 관한 변형 실리콘 웨이퍼는, 단결정 실리콘 기판상에, Si1 - xGex층, Si1-yGey층, 변형 Si층이 순차 적층되어 있고, 상기 Si1 - yGey층의 Ge 농도(y)가, 0.5x
Figure 112005050212997-pat00003
y
Figure 112005050212997-pat00004
x 인 것을 특징으로 한다.
상기한 바와 같이, 변형 Si층을 형성하기 전에, Si1 - xGex층의 최고 Ge 농도보다도 Ge 농도가 낮은 Si1 - yGey층을 형성하여 둠으로써, 관통전위밀도가 급격하게 증가하는 임계 막 두께를 크게 할 수 있기 때문에, 관통전위밀도가 저감된, 보다 두꺼운 막 두께의 변형 Si층을 형성할 수 있다.
또한, 본 발명에 관한 변형 실리콘 웨이퍼의 제조방법은, 단결정 실리콘 기판상에, Ge 농도를 단계적으로 증가시킨 Si1 - xGex 조성경사층을 형성시키는 공정과, 상기 Si1 - xGex 조성경사층상에, Ge 농도가 일정한 Si1 - xGex 균일조성층을 형성시키는 공정과, 상기 Si1 - xGex 균일조성층상에, Ge 농도(y)가 일정하고, 0.5x
Figure 112005050212997-pat00005
y
Figure 112005050212997-pat00006
x 인 변형 완화 Si1 - yGey층을 형성시키는 공정과, 상기 변형 완화 Si1 - yGey층상에, 변형 Si층을 에피택셜 성장시키는 공정을 갖추고 있는 것을 특징으로 한다.
이와 같은 공정을 거침으로써, 변형 Si층에 있어서의 관통전위밀도를 한층 더 저감할 수 있는 동시에 변형완화 SiGe층의 최고 Ge 농도에 대응한 격자 정수를 가지는 변형 Si의 임계 막 두께보다도 두꺼운 막 두께로 변형 Si층을 형성할 수 있다.
이하, 본 발명을 보다 상세하게 설명한다.
본 발명에 관한 변형 실리콘 웨이퍼는, 우선, 단결정 실리콘 기판상에, Si1 -xGex층을 형성하고, 다음에, Ge 농도(y)가, 0.5x
Figure 112005050212997-pat00007
y
Figure 112005050212997-pat00008
x 인 Si1 - yGey층, 변형 Si층을 순차 적층시킴으로써 얻을 수 있다.
상기 변형 실리콘 웨이퍼는, 단결정 실리콘 기판상에, Ge 농도를 단계적으로 증가시킨 Si1 - xGex 조성경사층을 형성시키는 공정과, Ge 농도가 일정한 Si1 - xGex 균일조성층을 형성시키는 공정과, Ge 농도(y)가 일정하고, 0.5x
Figure 112005050212997-pat00009
y
Figure 112005050212997-pat00010
x 인 변형 완화 Si1-yGey층을 형성시키는 공정과, 또한, 상기 변형 완화 Si1 - yGey층상에, 변형 Si층을 에피택셜 성장시키는 공정을 거쳐 본 발명에 관한 제조방법에 의해 얻을 수 있다.
본 발명에 있어서 이용되는 단결정 실리콘 기판으로서는, 예를 들면, 초크랄스키(CZ)법으로 끌어 올려진 단결정 잉곳(ingot)으로부터 잘려진 P형 붕소 도프 기판에서, 방위(100), 저항률 0.1Ω㎝ 이상, 초기 산소농도 15×1017 atoms/㎤ 이하 등의 형상의 실리콘 프라임 기판이 알맞게 이용된다. 물론, CZ 기판 이외의 기판, 예를 들면, FZ 기판 등도 이용할 수 있다.
이 단결정 실리콘 기판은, 표면을 경면연마(鏡面硏磨)하여 두는 것이 바람직하다.
상기 단결정 실리콘 기판상에 형성되는 Si1 - xGex 층은, Ge 농도가 일정한 균일조성층이라도 좋지만, 한층 더 전위밀도의 저감화를 도모하기 위해서는, 실리콘 기판으로부터 서서히 Ge 농도(x)가 증가하는 바와 같은 조성경사층인 것이 바람직하다.
또한, 상기 Si1 - xGex 층에 있어서의 Ge 농도(x)는 0.1
Figure 112005050212997-pat00011
x
Figure 112005050212997-pat00012
0.8인 것이 바람직하고, 조성경사층으로 하는 경우에는, Ge 농도가 25%/㎛ 미만의 경사로 증가하도록 형성하는 것이 바람직하다.
Ge 농도 경사가 25%/㎛을 넘는 경우는, 농도경사가 너무 급격하기 때문에, 에피택셜 성장시에 전위나 결함을 발생시킬 우려가 있다.
또한, 상기 Si1 - xGex 조성경사층의 두께가 1㎛ 미만일 경우에는, 변형이 불충분하게 되며, 한편, 3㎛을 넘어도, 바람직한 변형 량은 그다지 변하지 않으므로, Si1-xGex 조성경사층의 두께는, 1㎛ 이상 3㎛ 이하인 것이 바람직하다.
상기 Si1 - xGex 층을 조성경사층으로 하는 경우, 이 Si1 - xGex 층에 의해 생긴 변형을 완화하기 위해, Ge 농도가 최고인 최상층의 막 두께를 두껍게 형성하여 두는 것이 바람직하다.
즉, 변형 완화층으로서, 조성경사층의 최상층에 있어서 도달한 Ge 농도와 동일한 Ge 농도를 가지는 Si1 - xGex 균일조성층을 형성하여 두는 것이 바람직하다.
이 Si1 - xGex 균일조성층(Si1-xGex 완화층)은, Si1 - xGex 조성경사층에서 발생한 변형을 충분히 완화시키는 관점에서, 두께 500㎚ 이상 1000㎚ 이하로 형성되는 것이 바람직하다.
그리고, 상기 Si1 - xGex 균일조성층의 Ge 농도(x)에 대해서, 0.5
Figure 112005050212997-pat00013
x
Figure 112005050212997-pat00014
y가 되는 Ge 농도(y)를 가지는 Si1 - yGey층을 적층시킨 후, 디바이스 활성층이 되는 변형 Si층을 적층시킴으로서, 본 발명에 관한 변형 실리콘 웨이퍼를 얻을 수 있다.
상기 Si1 - yGey층은, Ge 농도(x와 y)의 격자 부정합률의 관계로부터, 10~200㎚ 정도의 막 두께로 하고, 또한, Ge 농도(y)가 일정한 균일조성으로 형성하는 것이 바람직하다.
변형 실리콘 웨이퍼에 있어서는, 단결정 실리콘 기판과 SiGe층과의 격자부정합에 의한 미스 피트 전위의 발생에 기인하여, 변형 Si층의 막 두께의 증가에 수반하여, 관통전위밀도가 증가한다.
이것에 대해서, 본 발명에 관한 변형 실리콘 웨이퍼에 있어서는, 예를 들면, Ge 농도(x)가 20%의 Si0 .8Ge0 . 2층상에, Ge 농도(y)가 15%의 격자 정수의 작은 Si0.85Ge0.15층을 적층시킴으로써, 이 Si0 .85Ge0 .15층에 인장 응력 변형을 발생시키고, 또한 변형 Si층에 미치는 응력을 저감시키고, 미스 피트 전위가 많이 발생하는 바와 같은 막 두께를 증대시킬 수 있다(실시예 참조).
즉, 종래보다도, 변형 Si층의 막 두께를 두껍게 하여도, 관통전위가 발생하기 어려워지며, 관통전위밀도의 저감화를 도모할 수 있다.
상기와 같이, 상기 변형 Si층은, Si1 - yGey층의 위에 적층시킴으로써, 단결정 실리콘 기판보다도 격자 정수가 크고, 또한, 상기 Si1 - xGex 균일조성물(Si1 - xGex층의 최상층)의 Ge 농도에 대응한 격자 정수를 가지는 변형 Si의 임계 막 두께 이상의 막 두께로 형성하는 것이 가능하게 된다.
상기 변형 Si층은, 디바이스 활성영역이 되며, 허용되는 관통전위밀도에 의해 달라지지만, 그 막 두께는, Si1 - xGex층에 대한 임계 막 두께를 넘는 충분한 두께로서, 5㎚ 이상 50㎚ 이하로 형성되는 것이 바람직하다.
상기 Si1 - xGex층 및 Si1 - yGey층의 에피택셜 성장은, 예를 들면, 램프 가열에 의 한 CVD법, 초고진공(超高眞空) 중에서의 CVD법(UHV-CVD) 등의 기상(氣相) 에피택셜 성장법이나 분자선 에피택셜 성장법(MBE) 등에 의해 실시할 수 있다.
성장조건은, 성장시키는 SiGe층의 Si와 Ge의 조성비나, 막 두께, 이용하는 성장방법, 장치 등에 의해 달라지며, 적당하게 설정되지만, 예를 들면, 캐리어 가스 : H2, 원료가스 : SiH4, GeH4, 쳄버압 : 10~100 Torr의 밑에서 실시되며, 성장온도는, Si1 - xGex층이 형성될 경우에는, 높은 만큼, 전위밀도의 저감화에 유효하며, 바람직하게는, 800℃ 이상 1100℃ 이하이다.
또한, 상기 Si1 - yGey층의 표면은, 예를 들면, H2 기류 중 850~1200℃, 압력 10~760 Torr 정도에서의 고온수소 열처리 등에 의해, 평활화하게 두는 것이 바람직하다.
이것에 의해, 그 위에 형성되는 변형 Si층의 표면이 평활하게 되는 동시에 전위의 발생도 억제된다.
또한, 상기 변형 Si층은, 상기와 같이 하여 형성된 Si1 - yGey층상에, 예를 들면, CVD법 등에 의한 단결정 Si층의 에피택셜 성장에 의해 적층된다.
상기 CVD법에 의한 변형 Si층의 형성은, 예를 들면, 캐리어 가스 : H2, 원료가스 : SiH2C12 또는 SiH4, 쳄버압 : 10~760 Torr, 온도 : 650~1000℃의 조건하에서 실시된다. 성장온도는, 보다 바람직하게는, 800℃ 이하이다.
상기와 같은 관통전위밀도의 낮은 변형 Si층이 형성된 변형 실리콘 웨이퍼 는, 이 변형 Si층에 있어서, 캐리어 이동의 고속화를 도모할 수 있고, 고속 디바이스를 형성함에 있어서 적합한 기판으로서 이용할 수 있다.
[실시예]
이하, 본 발명을 실시예에 의거하여 더욱 구체적으로 설명하겠지만, 본 발명은 하기의 실시예에 의해 제한되는 것은 아니다.
[실시예 1~6]
경면연마(鏡面硏磨)된 단결정 실리콘 기판표면에, 10 스텝에서 0
Figure 112005050212997-pat00015
x
Figure 112005050212997-pat00016
0.2의 범위에서 Ge 농도(x)를 변화시킨 Si1 - xGex 조성경사층을 막 두께 2㎛로 에피택셜 성장시켰다.
또한, 변형 완화층으로서, Ge 농도가 20%로 일정한 Si0 .8 Ge0 .2 균일조성층을 막 두께 1㎛로 에피택셜 성장시켰다.
또한, 게다가, Ge 농도가 15%로 일정한 Si0 .85 Ge0 .15 균일조성층을 막 두께 20㎚로 에피택셜 성장시켰다.
그리고, 이 표면에, 변형 Si층을, 막 두께를 변화시켜서 형성하고, 6점(실시예 1~6)의 변형 실리콘 웨이퍼를 제작했다.
[비교예 1~6]
상기 실시예와 동일하게, Si1 - xGex 조성경사층 및 Si0 .8 Ge0 .2 균일조성층을 에피택셜 성장시켰다.
게다가, 실시예와 동일하게 막 두께를 변화시켜서, 변형 Si층을 형성하고, 6 점(비교예 1~6)의 변형 실리콘 웨이퍼를 제작했다.
[비교예 7~12]
단결정 실리콘 기판표면에, Ge 농도 15%의 제 1의 SiGe층을 막 두께 100㎚로 에피택셜 성장시킨 후, 균일조성 SiGe층 및 조성경사 SiGe층을, Ge 농도 0%에서 20%까지 번갈아 연속하여 스텝형 적층시켰다.
또한, 상기 실시예와 동일하게, Si0 .8 Ge0 .2 균일조성층을 에피택셜 성장시키고, 또한, 실시예와 동일하게 막 두께를 변화시켜서, 변형 Si층을 형성하고, 6점(비교예 7~12)의 변형 실리콘 웨이퍼를 제작했다.
이와 같은 Ge 농도의 변화형태는, 제 1의 SiGe층에 의해 전위를 수습시키는 기술이다.
상기 실시예 1~6 및 비교예 1~12에서 얻어진 각 변형 실리콘 웨이퍼에 대해서, Secco액(HF(49%) : K2Cr2O7(0.15㏖/1)=2 : 1)에 의해, 깊이 100㎚까지 선택 에칭하고, 에칭 후의 피트를 카운트함으로써, 관통전위밀도의 평가를 실시했다.
이러한 결과에 의거하여, 변형 Si층의 각 막 두께에 있어서의 변형 실리콘 웨이퍼의 관통전위밀도를 표 1에 종합하여 나타낸다.
또한, 도 1에, 상기 실시예 및 비교예에 있어서의 변형 Si층 형성 전의 SiGe층에 대한 Ge 농도 프로파일의 개략을 나타낸다.
변형 Si층 두께(㎚) 실시예 관통전위 밀도(㎝-2) 비교예 관통전위 밀도(㎝-2) 비교예 관통전위 밀도(㎝-2)
5 1 3.4×102 1 5.5×102 7 5.0×102
7 2 5.3×102 2 5.8×102 8 5.2×102
10 3 8.2×102 3 8.4×104 9 8.0×104
15 4 2.2×103 4 3.1×105 10 1.5×105
20 5 2.5×103 5 4.7×105 11 3.8×105
25 6 5.8×103 6 3.8×106 12 2.5×105
표 1에 나타내는 바와 같이, 변형 Si층의 바로 아래의 SiGe층에 있어서의 Ge 농도가 20% 채로인 변형 실리콘 웨이퍼(비교예)에 비해서, Ge 농도가 20%의 SiGe층상에, Ge 농도가 15%의 SiGe층을 형성한 경우(실시예)는, 변형 Si층의 두께에 상관없이, 어느 것도 관통전위밀도가 저감화되는 것이 인정되었다.
또한, 변형 Si층의 바로 아래 SiGe층에 있어서의 Ge 농도가 20% 채로인 비교예에 있어서는, 변형 Si층의 막 두께가 10㎚ 이상이 되면(비교예 3~6), 관통전위밀도가 104㎝-2 이상으로 대폭 증가했다.
또한, 제 1의 SiGe층에 의해 전위를 수습시키는 기술을 이용한 경우에 있어서도, 동일하게, 변형 Si층의 막 두께가 10㎚ 이상에서는(비교예 9~12), 관통전위밀도가 104㎝-2 이상으로 대폭 증가했다.
이것에 대해서, Ge 박막 15%의 SiGe층상에 변형 Si층을 형성한 실시예에 있어서는, 변형 Si층의 막 두께가 10㎚ 이상의 경우에 있어서도(실시예 3~6), 관통전위밀도는 104㎝-2 미만으로 현저한 저감화가 인정되었다.
상술한 바와 같이, 본 발명에 의하면, 변형 실리콘 웨이퍼에 있어서의 관통 전위밀도를 종래보다도 저감할 수 있는 동시에, 보다 막 두께가 두꺼운 변형 Si층을 형성할 수 있다.
따라서, 본 발명에 관한 변형 실리콘 웨이퍼는, 상기와 같은 고품질의 변형 Si층을 가지고 있기 때문에, 이 변형 Si층을 디바이스 활성영역으로서 이용함으로써, 디바이스 프로세스에 있어서의 자유도가 향상되는 동시에, 캐리어 이동도의 고속화를 도모할 수 있고, 차세대 이후의 LSI나 개별 반도체 디바이스 등에 적합하게 이용할 수 있다.

Claims (2)

  1. 단결정 실리콘 기판상에, Si1 - xGex층, Si1 - yGey층, 변형 Si층이 순차 적층되어 있고, 상기 Si1 - yGey층의 Ge 농도(y)가, 0.5x
    Figure 112005050212997-pat00017
    y
    Figure 112005050212997-pat00018
    x 인 것을 특징으로 하는 변형 실리콘 웨이퍼.
  2. 단결정 실리콘 기판상에, Ge 농도를 단계적으로 증가시킨 Si1 - xGex 조성경사층을 형성시키는 공정과,
    상기 Si1 - xGex 조성경사층상에, Ge 농도가 일정한 Si1 - xGex 균일조성층을 형성시키는 공정과,
    상기 Si1 - xGex 균일조성층상에, Ge 농도(y)가 일정하고, 0.5x
    Figure 112005050212997-pat00019
    y
    Figure 112005050212997-pat00020
    x 인 변형 완화 Si1 - yGey층을 형성시키는 공정과,
    상기 변형 완화 Si1 - yGey층상에, 변형 Si층을 에피택셜 성장시키는 공정을 갖추고 있는 것을 특징으로 하는 변형 실리콘 웨이퍼의 제조방법.
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