JP2004349522A - 半導体基板の製造方法 - Google Patents
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Abstract
【課題】SiGe層を有する半導体基板の製造方法において、SiGe層の薄層化を図り、しかも、歪みが緩和され、かつ、貫通転位密度の低減化を図ることができる半導体基板の製造方法を提供する。
【解決手段】シリコン基板上に、第1のSiGe層を厚さ10〜200nmで形成する工程と、前記基板を900℃以上でアニール処理する工程と、前記第1のSiGe層上に、第2のSiGe層を厚さ10〜300nmで形成する工程とを備えていることを特徴とする半導体基板の製造方法を用いる。
【選択図】 なし
【解決手段】シリコン基板上に、第1のSiGe層を厚さ10〜200nmで形成する工程と、前記基板を900℃以上でアニール処理する工程と、前記第1のSiGe層上に、第2のSiGe層を厚さ10〜300nmで形成する工程とを備えていることを特徴とする半導体基板の製造方法を用いる。
【選択図】 なし
Description
【0001】
【発明の属する技術分野】
本発明は、半導体基板の製造方法、より詳細には、SiGe層を有する半導体基板の製造方法に関するものである。
【0002】
【従来の技術】
近年、シリコン基板上に、SiGe層を介してSiをエピタキシャル成長させた歪みSi層をチャネル領域に用いた高速デバイスが提案されている。
この歪みSi層は、Siに比べて格子定数が大きいSiGeに引っ張られて歪みを生じており、これにより、Siのバンド構造が変化し、縮退が解けて、キャリア移動度が増大する。
よって、この歪みSi層をチャネル領域に用いることにより、バルクSiを用いた場合の1.5倍以上のキャリア移動の高速化が可能となる。
【0003】
上記のような歪みSi層を、転位が生じることなく得るためには、シリコン基板上に転位密度が低いSiGe層をエピタキシャル成長させる必要がある。
しかしながら、SiとSiGeは格子定数が異なることから、格子不整合により転位が発生し、その影響が歪みSi層にまで及び、その結果、デバイス活性層である歪みSi層において、転位が生じるという問題があった。
【0004】
これに対しては、従来は、エピタキシャル成長の過程において、SiGe層中のGe濃度を段階的に増加させる組成傾斜層を形成することにより、転位の発生を防止する方法が採用されていた(例えば、特許文献1参照)。
【0005】
【特許文献1】
特開平6−252046号公報
【0006】
【発明が解決しようとする課題】
しかしながら、上記のような方法を用いても、トランジスタの動作不良を防止するほどの転位の低減化を図ることは困難であった。
また、Ge濃度を段階的に増加させるため、SiGe層の厚さが約3μmと非常に厚いものとなり、このような厚いSiGe層のエピタキシャル成長には時間を要し、生産効率、コストの面においても劣っていた。
そこで、SiGe層が薄い状態で転位を効果的に発生させて、歪みを緩和する技術が求められていた。
【0007】
本発明は、上記技術的課題を解決するためになされたものであり、SiGe層を有する半導体基板の製造方法において、SiGe層の薄層化を図り、しかも、歪みが緩和され、かつ、貫通転位密度の低減化を図ることができる半導体基板の製造方法を提供することを目的とするものである。
【0008】
【課題を解決するための手段】
本発明に係る半導体基板の製造方法は、シリコン基板上に、第1のSiGe層を厚さ10〜200nmで形成する工程と、前記基板を900℃以上でアニール処理する工程と、前記第1のSiGe層上に、第2のSiGe層を厚さ10〜300nmで形成する工程とを備えていることを特徴とする。
上記製造方法によれば、第1のSiGe層の形成時に格子不整合により発生した転位を、続くアニール処理において、基板に対して平行方向に抜くことにより、SiGe層全体の薄層化およびSiGe層表面における転位密度の低減化を図ることができる。
【0009】
また、本発明に係る半導体基板の製造方法は、前記SiGe層上に、さらに、Si層を形成する工程を備えていることを特徴とする。
このようにして形成された半導体基板におけるSi層は、転位密度の低い歪みSi層として得ることができ、キャリア移動度の高速化を図ることができる。
【0010】
【発明の実施の形態】
以下、本発明をより詳細に説明する。
本発明に係る半導体基板の製造方法は、シリコン基板上への第1のSiGe層形成工程と、アニール処理工程と、第2のSiGe層形成工程とを備えているものである。
すなわち、シリコン基板上へのSiGe層の形成工程を2段階に分割し、各段階の間において、高温アニール処理を行うものである。
【0011】
上記製造方法においては、まず、第1のSiGe層として、厚さ10〜200nmで、SiGe層を形成する。
シリコンウエハ基板上へのSiGe層の形成は、通常用いられる方法により行うことができる。一般には、減圧CVD装置で、SiH4およびGeH4の混合ガスを用いて、500〜600℃程度で、SiGeをエピタキシャル成長させることにより行われる。
【0012】
なお、本発明においては、前記第1のSiGe層は、後の工程で、高温アニール処理を施されることから、上記エピタキシャル成長温度よりも低い温度で、アモルファスSiGe層として形成してもよい。
【0013】
次に、前記第1のSiGe層が形成された基板に、900℃以上でアニール処理を施す。
前記第1のSiGe層は、臨界膜厚以上である場合、歪み緩和のため、転位が発生する。この転位には、SiGe層表面に貫通するような60°転位と基板表面に対して平行方向に生じる90°転位とがある。
これらの転位は、前記高温アニール処理において、移動速度が増大し、基板表面に対して平行方向に、90°転位として抜けていく。これにより、前記第1のSiGe層表面に貫通する60°転位を低減させることができる。
【0014】
前記アニール処理は、上記エピタキシャル成長時の温度である500〜600℃よりも高温、すなわち、900℃以上で行われる。
このような高温アニール処理により、基板と平行方向に転位を抜くことができ、SiGe層表面への貫通転位を低減させることができる。
また、上記高温アニール処理により、SiGe層表面の平滑化を図ることもできる。
【0015】
前記アニール処理は、貫通転位抑制の観点から、水素、Ar等の不活性ガス等をベースとして、HClガスが混合されたガス雰囲気下で行われることが好ましい。
さらに、SiH4等のシランガスを混合し、Si層を同時に形成することもできる。
また、アニール処理時間は、前記第1のSiGe層の厚さにもよるが、通常、数十分〜数時間程度で行われる。
【0016】
次に、高温アニール処理後の基板上、すなわち、第1のSiGe層上に、第2のSiGe層を厚さ10〜300nmで形成する。
この第2のSiGe層の形成は、前記第1のSiGe層と同様に、エピタキシャル成長により、形成することができる。
そして、この第2のSiGe層は、貫通転位密度が低減された第1のSiGe層上に形成されるため、緩和SiGe層として得ることができる。
【0017】
したがって、上記のように、SiGe層を分割して形成した場合であっても、本発明によれば、前記第1のSiGe層と第2のSiGe層の厚さを合計した厚さは、nmオーダーで十分である。
すなわち、本発明によれば、貫通転位を抑制するために、従来は、組成傾斜層等によりμmオーダーの厚さを要していたSiGe層を、nmオーダーにまで薄層化させることができる。
【0018】
さらに、上記のようにして形成された第2のSiGe層上には、Si層を厚さ10〜100nm程度で積層させることにより、転位密度の低い歪みSi層を形成することができる。
上述したように、転位密度の低い歪みSi層を形成した基板においては、該歪みSi層は、キャリア移動の高速化が図られ、高速デバイスを形成する上で好適な基板として用いることができる。
【0019】
【実施例】
以下、本発明を実施例に基づきさらに具体的に説明するが、本発明は下記の実施例により制限されるものではない。
[実施例1〜3]
結晶方位<001>のシリコン基板上に、SiH4およびGeH4の混合ガスを用いて、600℃で、第1のSiGe層(Ge濃度30%;厚さ100nm)をエピタキシャル成長させた。
上記第1のSiGe層が形成されたシリコン基板を、HClを10%含む水素混合ガス雰囲気下、900℃で1時間アニール処理した。
次に、前記第1のSiGe層上に、SiH4およびGeH4の混合ガスを用いて、600℃で、第2のSiGe層(Ge濃度30%;厚さ100nm)をエピタキシャル成長させた。
さらに、前記第2のSiGe層上に、SiH4ガスを用いて、800℃で、Si層(厚さ20nm)をエピタキシャル成長させて、歪みSi層を形成した。
【0020】
図1に、上記半導体基板の製造工程のシーケンスの概略を示す。なお、図1において、縦軸は温度、横軸は時間の経過を示しており、各工程において使用されるガス種を横軸の下欄に示す。
得られた半導体基板について、Seccoエッチングにより、貫通転位密度を測定し、また、表面粗さRmsを、原子間力顕微鏡(AFM:Atomic Force Microscope)で評価した。
これらの結果を表1に示す。
【0021】
[実施例4〜6]
第1のSiGe層形成後のアニール処理条件について、HClを10%含むAr混合ガス雰囲気下、表1の実施例4〜6に示した温度とし、それ以外については、実施例1と同様にして、シリコン基板上に、SiGe層および歪みSi層を形成した。
得られた半導体基板について、実施例1と同様にして、貫通転位密度および表面粗さRmsを評価した。
これらの結果を表1に示す。
【0022】
[比較例]
第1のSiGe層形成後、アニール処理を行わず、それ以外については、実施例1と同様にして、シリコン基板上に、SiGe層および歪みSi層を形成した。
得られた半導体基板について、実施例1と同様にして、貫通転位密度および表面粗さRmsを評価した。
これらの結果を表1に示す。
【0023】
【表1】
【0024】
表1に示したように、第1のSiGe層形成後、900℃以上で高温アニール処理することにより、貫通転位が抑制され、また、アニール温度が高いほど、転位速度が増大し、より貫通転位が低減することが認められた。
また、高温アニール処理によるシリコンのマイグレーションにより、表面粗さが改善していることが認められた。
【0025】
【発明の効果】
本発明に係る製造方法によれば、SiGe層の薄層化、かつ、転位密度の低減化を図ることができ、しかも、SiGe層表面が平坦化された半導体基板が得られる。これにより、SiGe層を有する半導体基板の生産コストの削減、生産効率の向上を図ることも可能となる。
また、本発明に係る製造方法により得られたSi層を有する半導体基板を用いれば、転位密度の低い高品質の歪みSi層が形成されているため、これをチャネル領域として用いることにより、キャリア移動度の高速化が図られることとなり、半導体素子のより一層の微細化、高性能化等に寄与することができる。
【図面の簡単な説明】
【図1】実施例における半導体基板の製造工程のシーケンスの概略を示した図である。
【発明の属する技術分野】
本発明は、半導体基板の製造方法、より詳細には、SiGe層を有する半導体基板の製造方法に関するものである。
【0002】
【従来の技術】
近年、シリコン基板上に、SiGe層を介してSiをエピタキシャル成長させた歪みSi層をチャネル領域に用いた高速デバイスが提案されている。
この歪みSi層は、Siに比べて格子定数が大きいSiGeに引っ張られて歪みを生じており、これにより、Siのバンド構造が変化し、縮退が解けて、キャリア移動度が増大する。
よって、この歪みSi層をチャネル領域に用いることにより、バルクSiを用いた場合の1.5倍以上のキャリア移動の高速化が可能となる。
【0003】
上記のような歪みSi層を、転位が生じることなく得るためには、シリコン基板上に転位密度が低いSiGe層をエピタキシャル成長させる必要がある。
しかしながら、SiとSiGeは格子定数が異なることから、格子不整合により転位が発生し、その影響が歪みSi層にまで及び、その結果、デバイス活性層である歪みSi層において、転位が生じるという問題があった。
【0004】
これに対しては、従来は、エピタキシャル成長の過程において、SiGe層中のGe濃度を段階的に増加させる組成傾斜層を形成することにより、転位の発生を防止する方法が採用されていた(例えば、特許文献1参照)。
【0005】
【特許文献1】
特開平6−252046号公報
【0006】
【発明が解決しようとする課題】
しかしながら、上記のような方法を用いても、トランジスタの動作不良を防止するほどの転位の低減化を図ることは困難であった。
また、Ge濃度を段階的に増加させるため、SiGe層の厚さが約3μmと非常に厚いものとなり、このような厚いSiGe層のエピタキシャル成長には時間を要し、生産効率、コストの面においても劣っていた。
そこで、SiGe層が薄い状態で転位を効果的に発生させて、歪みを緩和する技術が求められていた。
【0007】
本発明は、上記技術的課題を解決するためになされたものであり、SiGe層を有する半導体基板の製造方法において、SiGe層の薄層化を図り、しかも、歪みが緩和され、かつ、貫通転位密度の低減化を図ることができる半導体基板の製造方法を提供することを目的とするものである。
【0008】
【課題を解決するための手段】
本発明に係る半導体基板の製造方法は、シリコン基板上に、第1のSiGe層を厚さ10〜200nmで形成する工程と、前記基板を900℃以上でアニール処理する工程と、前記第1のSiGe層上に、第2のSiGe層を厚さ10〜300nmで形成する工程とを備えていることを特徴とする。
上記製造方法によれば、第1のSiGe層の形成時に格子不整合により発生した転位を、続くアニール処理において、基板に対して平行方向に抜くことにより、SiGe層全体の薄層化およびSiGe層表面における転位密度の低減化を図ることができる。
【0009】
また、本発明に係る半導体基板の製造方法は、前記SiGe層上に、さらに、Si層を形成する工程を備えていることを特徴とする。
このようにして形成された半導体基板におけるSi層は、転位密度の低い歪みSi層として得ることができ、キャリア移動度の高速化を図ることができる。
【0010】
【発明の実施の形態】
以下、本発明をより詳細に説明する。
本発明に係る半導体基板の製造方法は、シリコン基板上への第1のSiGe層形成工程と、アニール処理工程と、第2のSiGe層形成工程とを備えているものである。
すなわち、シリコン基板上へのSiGe層の形成工程を2段階に分割し、各段階の間において、高温アニール処理を行うものである。
【0011】
上記製造方法においては、まず、第1のSiGe層として、厚さ10〜200nmで、SiGe層を形成する。
シリコンウエハ基板上へのSiGe層の形成は、通常用いられる方法により行うことができる。一般には、減圧CVD装置で、SiH4およびGeH4の混合ガスを用いて、500〜600℃程度で、SiGeをエピタキシャル成長させることにより行われる。
【0012】
なお、本発明においては、前記第1のSiGe層は、後の工程で、高温アニール処理を施されることから、上記エピタキシャル成長温度よりも低い温度で、アモルファスSiGe層として形成してもよい。
【0013】
次に、前記第1のSiGe層が形成された基板に、900℃以上でアニール処理を施す。
前記第1のSiGe層は、臨界膜厚以上である場合、歪み緩和のため、転位が発生する。この転位には、SiGe層表面に貫通するような60°転位と基板表面に対して平行方向に生じる90°転位とがある。
これらの転位は、前記高温アニール処理において、移動速度が増大し、基板表面に対して平行方向に、90°転位として抜けていく。これにより、前記第1のSiGe層表面に貫通する60°転位を低減させることができる。
【0014】
前記アニール処理は、上記エピタキシャル成長時の温度である500〜600℃よりも高温、すなわち、900℃以上で行われる。
このような高温アニール処理により、基板と平行方向に転位を抜くことができ、SiGe層表面への貫通転位を低減させることができる。
また、上記高温アニール処理により、SiGe層表面の平滑化を図ることもできる。
【0015】
前記アニール処理は、貫通転位抑制の観点から、水素、Ar等の不活性ガス等をベースとして、HClガスが混合されたガス雰囲気下で行われることが好ましい。
さらに、SiH4等のシランガスを混合し、Si層を同時に形成することもできる。
また、アニール処理時間は、前記第1のSiGe層の厚さにもよるが、通常、数十分〜数時間程度で行われる。
【0016】
次に、高温アニール処理後の基板上、すなわち、第1のSiGe層上に、第2のSiGe層を厚さ10〜300nmで形成する。
この第2のSiGe層の形成は、前記第1のSiGe層と同様に、エピタキシャル成長により、形成することができる。
そして、この第2のSiGe層は、貫通転位密度が低減された第1のSiGe層上に形成されるため、緩和SiGe層として得ることができる。
【0017】
したがって、上記のように、SiGe層を分割して形成した場合であっても、本発明によれば、前記第1のSiGe層と第2のSiGe層の厚さを合計した厚さは、nmオーダーで十分である。
すなわち、本発明によれば、貫通転位を抑制するために、従来は、組成傾斜層等によりμmオーダーの厚さを要していたSiGe層を、nmオーダーにまで薄層化させることができる。
【0018】
さらに、上記のようにして形成された第2のSiGe層上には、Si層を厚さ10〜100nm程度で積層させることにより、転位密度の低い歪みSi層を形成することができる。
上述したように、転位密度の低い歪みSi層を形成した基板においては、該歪みSi層は、キャリア移動の高速化が図られ、高速デバイスを形成する上で好適な基板として用いることができる。
【0019】
【実施例】
以下、本発明を実施例に基づきさらに具体的に説明するが、本発明は下記の実施例により制限されるものではない。
[実施例1〜3]
結晶方位<001>のシリコン基板上に、SiH4およびGeH4の混合ガスを用いて、600℃で、第1のSiGe層(Ge濃度30%;厚さ100nm)をエピタキシャル成長させた。
上記第1のSiGe層が形成されたシリコン基板を、HClを10%含む水素混合ガス雰囲気下、900℃で1時間アニール処理した。
次に、前記第1のSiGe層上に、SiH4およびGeH4の混合ガスを用いて、600℃で、第2のSiGe層(Ge濃度30%;厚さ100nm)をエピタキシャル成長させた。
さらに、前記第2のSiGe層上に、SiH4ガスを用いて、800℃で、Si層(厚さ20nm)をエピタキシャル成長させて、歪みSi層を形成した。
【0020】
図1に、上記半導体基板の製造工程のシーケンスの概略を示す。なお、図1において、縦軸は温度、横軸は時間の経過を示しており、各工程において使用されるガス種を横軸の下欄に示す。
得られた半導体基板について、Seccoエッチングにより、貫通転位密度を測定し、また、表面粗さRmsを、原子間力顕微鏡(AFM:Atomic Force Microscope)で評価した。
これらの結果を表1に示す。
【0021】
[実施例4〜6]
第1のSiGe層形成後のアニール処理条件について、HClを10%含むAr混合ガス雰囲気下、表1の実施例4〜6に示した温度とし、それ以外については、実施例1と同様にして、シリコン基板上に、SiGe層および歪みSi層を形成した。
得られた半導体基板について、実施例1と同様にして、貫通転位密度および表面粗さRmsを評価した。
これらの結果を表1に示す。
【0022】
[比較例]
第1のSiGe層形成後、アニール処理を行わず、それ以外については、実施例1と同様にして、シリコン基板上に、SiGe層および歪みSi層を形成した。
得られた半導体基板について、実施例1と同様にして、貫通転位密度および表面粗さRmsを評価した。
これらの結果を表1に示す。
【0023】
【表1】
【0024】
表1に示したように、第1のSiGe層形成後、900℃以上で高温アニール処理することにより、貫通転位が抑制され、また、アニール温度が高いほど、転位速度が増大し、より貫通転位が低減することが認められた。
また、高温アニール処理によるシリコンのマイグレーションにより、表面粗さが改善していることが認められた。
【0025】
【発明の効果】
本発明に係る製造方法によれば、SiGe層の薄層化、かつ、転位密度の低減化を図ることができ、しかも、SiGe層表面が平坦化された半導体基板が得られる。これにより、SiGe層を有する半導体基板の生産コストの削減、生産効率の向上を図ることも可能となる。
また、本発明に係る製造方法により得られたSi層を有する半導体基板を用いれば、転位密度の低い高品質の歪みSi層が形成されているため、これをチャネル領域として用いることにより、キャリア移動度の高速化が図られることとなり、半導体素子のより一層の微細化、高性能化等に寄与することができる。
【図面の簡単な説明】
【図1】実施例における半導体基板の製造工程のシーケンスの概略を示した図である。
Claims (2)
- シリコン基板上に、第1のSiGe層を厚さ10〜200nmで形成する工程と、前記基板を900℃以上でアニール処理する工程と、前記第1のSiGe層上に、第2のSiGe層を厚さ10〜300nmで形成する工程とを備えていることを特徴とする半導体基板の製造方法。
- 前記第2のSiGe層上に、さらに、Si層を形成する工程を備えていることを特徴とする請求項1記載の半導体基板の製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003145765A JP2004349522A (ja) | 2003-05-23 | 2003-05-23 | 半導体基板の製造方法 |
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JP2003145765A JP2004349522A (ja) | 2003-05-23 | 2003-05-23 | 半導体基板の製造方法 |
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Publication Number | Publication Date |
---|---|
JP2004349522A true JP2004349522A (ja) | 2004-12-09 |
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JP2003145765A Pending JP2004349522A (ja) | 2003-05-23 | 2003-05-23 | 半導体基板の製造方法 |
Country Status (1)
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JP (1) | JP2004349522A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006319107A (ja) * | 2005-05-12 | 2006-11-24 | Ngk Insulators Ltd | エピタキシャル基板、半導体素子、エピタキシャル基板の製造方法、およびiii族窒化物結晶における転位偏在化方法 |
JP2008198656A (ja) * | 2007-02-08 | 2008-08-28 | Shin Etsu Chem Co Ltd | 半導体基板の製造方法 |
CN102479717A (zh) * | 2010-11-29 | 2012-05-30 | 中芯国际集成电路制造(北京)有限公司 | 硅锗外延层的形成方法 |
JP2012248894A (ja) * | 2005-11-23 | 2012-12-13 | Arizona Board Of Regents A Body Corporate Acting On Behalf Of Arizona State Univ | 新規な水素化シリコンゲルマニウム、その製造法および使用法 |
JP7405070B2 (ja) | 2020-12-17 | 2023-12-26 | 信越半導体株式会社 | エピタキシャルウェーハの欠陥評価方法 |
-
2003
- 2003-05-23 JP JP2003145765A patent/JP2004349522A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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