TWI442455B - Iii-v族半導體結構及其形成方法 - Google Patents

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Description

III-V族半導體結構及其形成方法
本發明之實施例大致係關於III-V族半導體結構及形成III-V族半導體結構之方法。
在若干電子裝置結構(諸如例如切換結構(例如電晶體等等)、發光結構(例如雷射二極體、發光二極體等等)、光接收結構(例如波導、分光器、混合器、光二極體、太陽能電池、太陽能子電池等等)及/或微電子機械系統結構中(例如加速度計、壓力感測器等等))可使用III-V族半導體材料，諸如例如III族砷化物(例如砷化銦鎵(InGaAs))、III族磷化物(例如磷化銦鎵(InGaP))及III族氮化物(例如氮化銦鎵(InGaN))。此類電子裝置結構含有可用於廣泛種類之應用中的III-V族半導體材料。例如，此類裝置結構通常用於以一個或多個各種波長產生輻射(例如可見光)。由此類結構發射的光不僅可用於照明應用，亦可用於例如媒體儲存及可擷取應用、印刷應用、光譜應用、生物試劑偵測應用及投影應用。
作為一非限制性實例，對於InGaN(III族氮化物材料)之情形，InGaN層可異質磊晶沈積於一下伏基板上，該下伏基板可具有不與上覆InGaN層匹配的一晶格。例如，InGaN層可沈積於包括氮化鎵(GaN)的一半導體基板上。GaN可具有大約3.189之一鬆弛(亦即大致無應變)平面內晶格參數，且取決於對應的銦內容百分比，InGaN層可具有一鬆弛平面內晶格參數為大約3.21(亦即對於7%之銦，為In0.07 Ga0.93 N)、大約3.24(亦即對於15%之銦，為In0.15 Ga0.85 N)及大約3.26(亦即對於25%之銦，為In0.25 Ga0.75 N)。
更詳細而言，InGaN層可首先「假晶」生長至下伏基板，使得引起(例如由原子力施力)InGaN層之一晶格參數大致匹配於該InGaN層生長於其上的下伏基板之一晶格參數。InGaN層及下伏基板(例如GaN)之間的晶格不匹配可能在InGaN層之晶格中引發應變，且此引發之應變可能隨InGaN層之厚度增加而增加。隨著InGaN層厚度因InGaN層繼續生長而增加，InGaN層中之應變可增加直至通常稱為「臨界厚度」的一厚度，InGaN層可能不再以一假晶方式生長且可能經歷應變鬆弛。InGaN層中之應變鬆弛可導致InGaN層之晶格品質劣化。例如，InGaN層中之晶體品質的此類劣化可包含結晶缺陷(例如錯位)之形成、一粗糙InGaN層表面及/或非均質材料組合物區域之形成。
此外，基於應變鬆弛之發生，InGaN層可能併入增加數量之銦。換言之，在恆定生長條件下，在生長表面併入於InGaN層中的銦InGaN可能增加，導致在InGaN層中銦濃度遍及InGaN層不均勻。此外，InGaN層中銦濃度增加可促進額外應變鬆弛發生，此可導致InGaN層之晶體品質之一進一步劣化。
本發明之各種實施例大致係關於III-V族半導體結構及形成此類III-V族半導體結構之方法。例如，在一些實施例中，本發明包含氮化銦鎵(InGaN)結構及形成InGaN結構的方法。
提供此發明內容以一簡化形式介紹概念之一選擇，在本發明的一些例示性實施例的下列詳細描述中進一步描述該等概念。並非意欲此發明內容識別所主張標的之臨界特徵或實質特徵，亦並非意欲其用於限制所主張標的之範疇。
在一些實施例中，本發明包含形成包括一III-V族半導體層的一半導體結構之方法。可藉由下列方式生長一III-V族半導體層：使用一第一生長條件組生長一第一III-V族半導體子層，及在該第一III-V族半導體子層上使用不同於該第一生長條件組的一第二生長條件組生長至少一第二III-V族半導體子層，該第一III-V族半導體子層及該至少一第二III-V族半導體子層形成該III-V族半導體層。該III-V族半導體層可經形成具有一平均總厚度，該平均總厚度大於該第一III-V族半導體層之一臨界厚度並小於該第二III-V族半導體子層之一臨界厚度。可選擇該第一生長條件組及該第二生長條件組，使得III族元素併入於該第一III-V族半導體子層中之一生長表面之一淨速率至少大致等於該III族元素併入於該至少一第二III-V族半導體子層之一淨速率，使得該III-V族半導體層之一組合物遍及該III-V族半導體層之平均總厚度至少大致恆定。
在額外實施例中，本發明包含生長氮化銦鎵(InGaN)層之方法。可利用一第一生長條件組生長一第一InGaN子層至小於或等於該第一InGaN子層之一臨界厚度的一第一厚度。可利用一不同第二生長條件組生長一第二InGaN子層，使得該InGaN之一平均厚度大於該第一InGaN子層之該臨界厚度且小於或等於該第二InGaN子層之一臨界厚度。可選擇該不同第二生長條件組以包括相對於在該第一生長條件組中銦前驅體之一流動速率減少的銦前驅體之一流動速率及相對於在該第一生長條件組中之該一反應器生長溫度增加的一反應器生長溫度之至少一者，使得該InGaN層中銦之一濃度遍及該InGaN層之該平均厚度至少大致恆定。
本發明之各種實施例亦可包含由本文中描述之方法形成之結構。例如，在又進一步之實施例中，本發明包含氮化銦鎵(InGaN)層，該等氮化銦鎵層包含一第一InGaN子層及安置於該第一InGaN子層上的至少一第二InGaN子層。該InGaN層之一總厚度等於該第一InGaN子層之一厚度與該至少一第二InGaN子層之一厚度的一總和，且該InGaN層之該總厚度大於該第一InGaN子層之一臨界厚度並小於該至少一第二InGaN子層之一臨界厚度。
作為另一實例，本發明之額外實施例包含氮化銦鎵(InGaN)層，該等氮化銦鎵層包含：一第一InGaN子層，其具有小於或等於該第一InGaN子層的一臨界厚度；及安置於該第一InGaN子層上的一第二InGaN子層。該InGaN層之厚度大於該第一InGaN子層之一臨界厚度，且該第二InGaN子層之一厚度小於或等於該第二InGaN子層之一臨界厚度。該第一InGaN子層中銦之一濃度至少大致等於該第二InGaN子層中銦之一濃度。
從下列詳細描述中可明白本發明之實施例的進一步態樣、細節及元素之替代組合。
參考附圖中繪示本發明之例示性實施例的下列詳細描述可更完全理解本發明。
本文中呈現的圖解並非意為任何特定材料、裝置或方法之實際視圖，而是僅為用於描述本發明之理想化表示。
本文使用的題目僅為闡明而無任何意欲之限制。完全出於以此參考目的而以全文方式在本文中引用若干參考及在本文中併入該等參考之揭示案。
本文中使用的術語「III-V族半導體」意為且包含至少主要包括來自元素週期表之IIIA族(B、Al、Ga、In及Ti)的一個或多個元素及來自元素週期表之VA族(N、P、As、Sb及Bi)的一個或多個元素的任何半導體材料。
本文中使用的術語「氮化銦鎵」及「InGaN」意為具有Inx Ga1-x N(0<x1)之一組合物的氮化銦(InN)與氮化鎵(GaN)之合金。
本文中使用的術語「子層」意為具有一相對較大單一材料層之一層部分。
本文中使用的術語「最終層」意為距其上沈積若干子層的一半導體基板的最末梢端之子層。
本文中使用的術語「倒數第二子層」意為鄰近並下伏複數個子層之一最終子層的子層。
本文中使用的術語「臨界厚度」意為假晶生長停止且層經歷應變鬆弛所處及超過的一半導體材料層之平均總厚度。
本文中使用的術語「生長表面」意為可執行半導體基板、層或子層之額外生長的一半導體基板、層或子層之任何表面。
本文中使用的術語「大致」在本文中係用於指稱除此項技術中通常預期的任何不足以外完成的一結果。
本發明之實施例可應用於廣泛範圍之III-V族半導體材料。例如，本發明之實施例的方法及結構可以二元、三元、四元及五元形式應用於III族氮化物、III族砷化物、III族磷化物及III族銻化物。特定應用適合生長含有銦的III族氮化物半導體，諸如氮化銦鎵(InGaN)。相應地，僅為簡明及方便而無限制的目的，下列描述及圖式反映III族氮化物(特定而言係InGaN)之共同特性。
III族氮化物材料系統中之實驗證實異質磊晶生長至一臨界厚度以上之一厚度的InGaN層可能經歷應變鬆弛以舒解晶格不匹配導致的晶格中應變。可在InGaN層之應變鬆弛發生時併入增加數量之銦，此可能導致遍及InGaN層之一厚度的銦之一不均勻濃度分佈。例如，一InGaN層可包含接近該層之一生長表面之一增加的銦百分比。對於至少一些應用可能不希望InGaN層中此類不均勻銦組合物。
實驗亦證實InGaN層之應變鬆弛亦可導致InGaN層之生長表面粗糙。此類表面粗糙可能有害於使用InGaN層的半導體裝置製造。另外，實驗已證實InGaN層之應變鬆弛可導致結晶材料中之一缺陷密度增加。此類缺陷可包含例如錯位及非均質組合物區域(亦即晶相分離區域)。
參考圖1A，可製造或以其他方式提供一半導體結構100以包括一半導體基板102。半導體基板102可包含可用作為一晶種層的一半導體材料104，該晶種層用於在其上形成一個或多個半導體材料之額外子層作為一III-V族半導體層(諸如一InGaN層)之製造部分，下文將加以進一步詳細描述。
如圖1A中展示，半導體材料層104可附接至一基板106並由其攜載。然而，在一些實施例中，半導體材料104可包括未安置於一基板106或任何其他材料上或由其攜載的一獨立式半導體材料塊狀層。
在一些實施例中，半導體材料層104可包括一半導體材料磊晶層。舉例而言(且無限制)，半導體材料層104可包括III-V族半導體材料之一磊晶層。例如，半導體材料層104可包括GaN之一磊晶層或InGaN之一磊晶層。
基板106可包括一材料，諸如例如氧化鋁(Al2 O3 )(例如藍寶石)、氧化鋅(ZnO)、矽(Si)、碳化矽(SiC)、砷化鎵(GaAs)、鎵酸鋰(LiGaO2 )、鋁酸鋰(LiAlO2 )、氧化釔鋁(Y3 Al5 O12 )或氧化鎂(MgO)。
視需要，在半導體材料層104與基板106之間可安置一個或多個中間材料層(未展示)，諸如另一半導體材料層。此類中間材料層可用作為(例如)一晶種層或為一接合層，該晶種層用於於其上形成半導體材料層104，該接合層用於將半導體材料層104接合至基板106(諸如可當難以或不可直接於基板106上形成半導體材料層104時執行)。此外，若半導體材料104具有極性則可能希望半導體材料層104接合至基板106。在此類實施例中，可利用接合製程以改變半導體材料之極性。
本文中圖式未按比例繪示，實際上，與基板106相比，半導體材料層104可相對薄。
為形成圖1A中展示的半導體結構100，可在基板106主表面上磊晶生長或者以其他方式形成或提供半導體材料層104。此項技術中已知的各種方法之任何一者可用於減少半導體材料層104中的錯位密度。此類方法包含例如磊晶橫向覆蓋生長(ELO)、懸空晶圓(Pendeo epitaxy)、原位遮罩技術等等。可例如使用一製程(諸如有機金屬化學氣相沈積法(MOCVD)、分子束磊晶法(MBE)或氫化物氣相磊晶法(HVPE))沈積半導體材料層104。
圖1B繪示包括半導體基板102及在該半導體材料104上的III-V族半導體層116之半導體結構110。作為一非限制性實例，III-V族半導體層116可包括InGaN層。III-V族半導體層116可細分為若干子層。例如，如圖1B中所展示，III-V族半導體層116可包括安置於半導體基板102上的一初始第一子層112。可利用一第一生長條件組使第一子層112生長至一第一厚度(D 1 ) 。
在本發明的一些實施例中，III-V族半導體層116可包括兩個或兩個以上的子層，該兩個或兩個以上的子層係一者位於另一者上，且利用兩個或兩個以上不同生長條件組生長。III-V族半導體層之平均總厚度(D 0 ) 可等於兩個或兩個以上子層之厚度總和。換言之，所有子層厚度總和可等於III-V族半導體層之平均總厚度(D 0 ) 。圖1B繪示III-V族半導體層116之生長的一初始階段，並因此僅繪示待形成之III-V族半導體層116之一部分。圖1B中展示的III-V族半導體層116之部分包括一第一子層112。因此，在III-V族半導體層116之初始生長階段，III-V族半導體層之平均總厚度(D 0 ) 等於第一子層112之平均厚度(D 1 ) 。
更詳細而言，利用諸如例如有機金屬化學氣相沈積法(MOCVD)、分子束磊晶法(MBE)或氫化物氣相磊晶法(HVPE)之方法可在半導體基板102之一生長表面108上或在該表面處生長第一子層112。在本發明之一些實施例中，半導體基板102可包含半導體材料104，該半導體材料104可具有與第一子層112不匹配之一晶格參數。換言之，處於一應變鬆弛狀態中的半導體材料104之至少一個晶格參數可不同於處於一應變鬆弛狀態中的第一子層112之至少一個晶格參數。例如，在本發明之一些實施例中，半導體材料104可包括III-V族半導體，諸如例如GaN或替代地與第一子層112相比具有一不同銦濃度的InGaN。半導體材料104與第一子層112之間的晶格參數之此一不匹配可導致第一子層112中之晶格應變。
第一子層112中之晶格應變可隨著III-V族半導體層116之平均總厚度(D 0 ) 因繼續生長之增加而增加。在本發明之方法的一些實施例中，可選擇第一子層112之平均總厚度(D 1 ) 小於或等於第一子層112之一臨界厚度(D C1 ，下文簡稱第一臨界厚度) 。
第一子層112之臨界厚度可取決於若干參數，包含例如第一子層112之組合物(例如第一子層112中銦之百分比)、對於第一子層112之生長所利用的生長參數及在第一子層112與於其上生長第一子層112之下伏半導體層102間之晶格不匹配度。
可在應用物理期刊(Applied Physics Letters)第81 7 1207 2002號Pereira等人之標題為「Structural And Optical Properties Of InGaN/GaN Layers Close To The Critical Layer Thickness」、應用物理期刊第80 21 3913 2002號Pereira等人標題為「Strain And Composition Distributions In Wurtzite InGaN/GaN Layers Extracted From X-Ray Reciprocal Space Mapping」及晶體生長期刊(Journal of Crystal Growth)第303 314 2007號Holec等人的標題為「Critical Thickness Calculations For InGaN/GaN」的期刊中找到與III-V族半導體層(且特定而言係InGaN層)之臨界厚度相關的進一步細節。
如圖1B中繪示，第一子層112可具有小於第一臨界厚度(D C1 ) 的一平均總厚度(D 1 ) 。然而，若在維持初始第一生長條件組(此可在形成第一子層112時保持恆定)同時增加第一子層112之厚度超過初始臨界厚度(亦即D 1 >D C1 )，則第一子層112中之應變可變為足以導致第一子層112中之應變鬆弛及缺陷形成。
圖1C繪示半導體結構120，其包括半導體基板102及III-V族半導體層116。可例如為如上文討論之InGaN層的III-V族半導體層116可包含第一子層112及一隨後第二子層118。可利用至少在一項態樣中不同於用於形成第一子層112之第一生長條件組的一第二生長條件組生長第二子層118，且第二子層118可經選擇使得第一及第二子層(112及118)之平均厚度(D 2 ) 產生III-V族半導體層116之一平均總厚度(D 0 ) ，其大於第一臨界厚度D C1 (即D 0 >D C1 )且小於或等於第一及第二子層(112及118)之一臨界厚度(D C2 ，下文簡稱第二臨界厚度) (即D 0 ≦D C2 )。
更詳細而言，可在第一子層112之生長表面108'上生長第二子層118。可利用上述生長技術(例如MBE、MOCVD或HVPE)生長第二子層118。第二子層118可生長至一厚度(D 2 -D 1 ) ，使得III-V族半導體層116之平均總厚度(D 0 ) 增加且變為大於該第一臨界厚度(D C1 ) 。用於形成第二子層118之第二生長條件組可經選擇，使得當III-V族半導體116之平均總厚度(D 0 ) 增加超過第一臨界厚度(D C1 ) 時可大致避免III-V族半導體層116應變鬆弛。
利用第二生長條件組，第二子層118中的晶格應變可進一步隨III-V族半導體層116之平均總厚度(D 0 ) 因持續生長之增加而增加。在本發明之方法的一些實施例中，第一及第二子層(112及118)之厚度(D 2 ) 可經選擇，使得III-V族半導體層116之平均總厚度(D 0 ) 小於或等於該第二臨界厚度(D C2 ) (即D 0 ≦D C2 )。
如圖1C中繪示，III-V族半導體層116之一平均總厚度(D 0 ) 可大於第一臨界厚度(D C1 ) (即D 0 >D C1 )且小於第二臨界厚度(D C2 ) (即D 0 ≦D C2 )。然而，若第二子層118之厚度增加使得在維持第二生長條件組的同時III-V族半導體層116之平均總厚度(D 0 ) 超過第二臨界厚度(D C2 ) (即D 0 >D C2 )，則III-V族半導體層116中的晶格應變將變為足以導致III-V族半導體層116之應變鬆弛及其中相關缺陷之形成。
可利用經選擇的一第二生長條件組生長第二子層118，使得當形成第二子層118時III族元素併入於第二子層118中的一淨速率大致等於當使用第一生長條件組形成第一子層112時III族元素併入於第一子層112中的一淨速率。因此，本發明之實施例可包括達成包括一大致均勻組合物的III-V族半導體層之方法。III族元素可包括銦、鋁及鎵之一者或多者，且本發明之實施例可提供具有遍及III-V族半導體層之一厚度至少大致恆定的III族元素濃度的III-V族半導體層，且可提供大致無應變鬆弛及與此類應變鬆弛相關之缺陷的III-V族半導體層。
更詳細而言，III族元素併入於一生長表面處的III-V族半導體層中之一子層的淨速率可取決於若干因素，包含例如III族元素至生長表面的進入通量及來自生長表面之III族元素的解吸附通量。因此，為在III-V族半導體層116之平均總厚度(D 0 ) 增加時維持在生長表面處III族元素併入於III-V族半導體層中之淨速率，本發明之實施例可包含III族元素至生長表面的進入通量之調節(例如選擇性控制)及/或III族元素自生長表面之解吸附通量之調節(例如選擇性控制)。
在本發明之一些實施例中，選擇第二生長條件組可包括相對於在第一子層112形成期間III族元素至生長表面108之一進入通量，在第二子層118形成期間減少III族元素至生長表面108'之一進入通量。並非受理論限制，而是減少III族元素至生長表面之進入通量可能影響可用於相互作用的III族元素物種數目。藉由減少III族元素至III-V族半導體層116生長表面之進入通量，可在III-V族半導體層之平均總厚度(D 0 ) 增加時使III族元素併入於正在生長之III-V族半導體層116中的速率維持至少大致恆定。
減少III族元素至生長表面108'之進入通量可進一步包括例如下列一者或多者：減少於其中形成III-V族半導體層116之反應器內之一III族元素前驅體之一部分壓力、減少反應器內之一反應器壓力、減少III族元素前驅體通過反應器之流動速率、減少反應器內III族元素前驅體對烷基之一比率、增加通過反應器的一V族前驅體流動速率及增加惰性氣體通過反應器的一流動速率。在物理化學領域中已知減少III族元素之一進入通量之此類方法，且可在若干參考出版物中找到關於此類方法的進一步細節，該等參考出版物包含例如：John Wiley & Sons標題為「Principles of adsorption and reaction on solid surfaces」的1996年R. I. Masel之出版物；Oxford University Press標題為「Physical Chemistry」的1998年P. Atkins之出版物；McGraw-Hill,Inc.標題為「Physical Chemistry」的1995年I. N. Levine之出版物及John Wiley & Sons標題為「Transport Phenomena」的1960年R. B. Bird等人之出版物。
本發明之下列非限制性例示性實施例描述用於維持III族元素在生長表面處併入於III-V族半導體層中之一大致恆定速率。僅出於簡明及方便(且無限制性)，下列描述及圖式適合包括InGaN之III-V族半導體層及包括銦之III族元素。然而應瞭解下列描述亦可應用於上述III-V族半導體材料及III族元素範圍。
圖3A繪示本發明之一些方法的一非限制性例示性實施例，該實施例可藉由減少銦至生長表面之進入通量而用於維持III族元素銦併入於III-V族半導體層116之生長表面中之速率。圖3A包含一圖表300，圖表300繪示生長時間、InGaN組合物與銦至III-V族半導體層116生長表面之進入通量間之關係。線302表示按一生長時間函數至生長表面之一進入銦通量之變動，而線304表示按一生長時間函數在生長表面處InGaN層116之組合物。
更詳細而言，圖表300之區域306繪示利用一第一生長條件組形成第一子層112(例如初始InGaN子層)的生長週期。如此非限制性實施例中繪示，在用於形成第一子層112之生長週期內銦至生長表面的進入通量可恆定，且在第一子層112生長期間第一子層112之生長表面處的組合物亦可大致恆定，使得組合物遍及第一子層112之一厚度至少大致恆定。
圖表300之區域308繪示利用不同於用於形成第一子層112之第一生長條件組的一第二生長條件組之第二子層118(例如隨後的InGaN子層)之生長週期。如此非限制性實例中所繪示，於線310表示之一時間InGaN層116之平均總厚度達到第一臨界厚度(D C1 ) 之後可以一希望的減少速率減少銦至生長表面108'之進入通量。然而，當銦至InGaN層116之生長表面108'之進入通量減少時，InGaN層之InGaN組合物可保持大致恆定，如線304表示。當InGaN層之生長表面108'之進入通量減少時第二子層118之生長繼續，至多直至於線312表示的可終止生長之一時間InGaN層厚度等於第二臨界厚度(D C2 ) 。
如上文概述，在本發明的一些實施例中，選擇第二生長條件組可包括減少一銦前驅體流動速率來減少銦至InGaN層生長表面的進入通量。
更詳細而言，銦前驅體至InGaN層116生長表面的流動可影響在InGaN層之生長表面上的相互作用可用的銦物種之進入通量。因此，藉由減少銦前驅體流動速率，可達成銦物種至InGaN層116生長表面之進入通量的一對應減少，且可使銦併入於InGaN層116中之速率維持至少大致恆定。在一些實施例中，選擇一減少銦前驅體流動速率可包括以大約5cc/分鐘或更少之一減少速率、以大約3cc/分鐘或更少之一減少速率或甚至大約1cc/分鐘或更少之一減少速率減少銦流動速率。
作為本發明之一些實施例的一非限制性實例，圖3B繪示圖表314，圖表314展示生長時間、InGaN組合物及銦前驅體之流動速率之間的一關係。線316表示為一生長時間函數的前驅體流動速率，且線318表示為InGaN層116之一生長時間函數的InGaN層116之組合物。
更詳細而言，圖表314之區域320繪示利用一第一生長條件組形成第一子層112(例如初始InGaN子層)所使用的一生長週期。在形成第一子層112的生長週期320內銦前驅體流動速率316為恆定，且InGaN組合物亦遍及第一子層112之一厚度為大致恆定。
圖表314之區域322繪示形成第二子層118(例如隨後的InGaN子層)之一生長週期。如在此非限制性實例中繪示，可在第一子層112之厚度於線324表示的一時間達到第一臨界厚度(D C1 ) 之後減少銦前驅體流動速率316。然而，當銦前驅體流動速率減少時，InGaN層之InGaN組合物可保持至少大致恆定，如線316表示。當銦前驅體流動速率減少時，第二子層118之生長可繼續至多直至於線326所表示的一時間InGaN層厚度達到第二臨界厚度(D C2 ) ，在此點，該生長可被終止。
用於InGaN層116之形成的銦前驅體可包括例如三甲基銦(TMI)及/或三乙基銦(TEI)。初始生長條件的銦前驅體流動速率可包括例如從大約60cc/分鐘延伸至大約100cc/分鐘之一範圍內的一流動速率。更特定而言，在第二生長條件組期間銦前驅體流動速率可包括例如從大約40cc/分鐘延伸至大約80 cc/分鐘之一流動速率範圍的一流動速率。第二生長條件組之前驅體流動速率的減少速率可包括例如從大約0.5 cc/分鐘延伸至10 cc/分鐘之一範圍內的一減少速率。
在本發明的一些實施例中，選擇第二生長條件組進一步包括增加來自InGaN層116之生長表面的銦之一解吸附通量。並非受理論限制，增加來自生長表面之銦解吸附通量可避免當InGaN層之平均總厚度增加時InGaN層併入較多銦。因此，藉由增加來自生長表面108'之解吸附通量，當InGaN層116之平均總厚度增加時可使銦併入於InGaN層116之生長表面中的銦之淨速率維持至少大致恆定。
增加來自生長表面108'之銦解吸附通量可進一步包括例如下列一者或多者：增加一基板生長溫度、減少一反應器生長壓力、減少一擴散邊界層厚度及增加一基板旋轉速度(例如當利用一旋轉碟類型反應器(RDR)時)。在物理化學領域中已知用於減少銦之進入通量的此等方法，且可在上文識別的參考出版物中找到進一步細節。
圖4A繪示本發明之一些方法的一非限制性例示性實施例，該等方法藉由增加來自生長表面108'之解吸附通量而使銦併入於InGaN層116中之淨速率維持至少大致恆定。圖4A包括一圖表400，其繪示生長時間、InGaN組合物及來自生長表面108'之銦解吸附通量間之一關係。線402表示按一生長時間函數來自生長表面的銦解吸附通量，而線404表示按一生長時間函數InGaN層之組合物。
更詳細而言，圖表400之區域406繪示利用一第一生長條件組形成第一子層112(例如初始InGaN子層)使用的一生長週期。如此非限制性實例中繪示，在用於形成第一子層112的生長週期期間來自生長表面的銦解吸附通量可恆定，且InGaN組合物可遍及第一子層112之一厚度恆定。
圖表400之區域408繪示利用一不同第二條件組形成第二子層118(例如隨後的InGaN子層)使用的生長時間。如此非限制性實例中繪示，於線410表示之一時間InGaN層116之一平均總厚度(D 0 ) 達到第一臨界厚度(D C1 ) 之後來自InGaN層116之一生長表面的銦解吸附通量以一經選擇之遞增速率增加。然而，當來自InGaN層116之生長表面的銦解吸附通量增加時，InGaN層之InGaN組合物可保持至少大致恆定，如線404展示。當來自InGaN層之生長表面的銦解吸附通量增加時第二子層118之生長可繼續至多直至於線412表示的可終止生長之一時間InGaN層平均總厚度(D 0 ) 等於第二臨界厚度(D C2 ) 。
如上文概述，在本發明的一些實施例中，選擇第二生長條件組可包括增加基板生長溫度以增加來自InGaN層116之生長表面的銦解吸附通量。
更詳細而言，增加基板生長溫度可增加來自InGaN層116生長表面的銦解吸附通量。因此，藉由增加基板生長溫度，可達成來自生長表面108'之銦通量解吸附之一對應增加，且當InGaN層116之厚度增加時可使銦併入於正在生長之InGaN層116中之速率維持至少大致恆定。在一些實施例中，使得基板生長溫度以一希望速率增加的第二生長條件組選擇進一步包括以大約0.5℃/分鐘或更少之一遞增速率、以大約2℃或更少之一遞增速率或甚至大約10℃或更少之一遞增速率增加基板生長溫度。
作為本發明之一些實施例的一非限制性實例，圖4B繪示圖表414，該圖表414展示生長時間、InGaN組合物與基板生長溫度間之一關係。線416表示按一生長時間函數的基板生長溫度，而線418表示按一生長時間函數的InGaN層組合物。
更詳細而言，圖表400之區域420繪示利用第一生長條件組之第一子層112之生長的生長週期。在用於形成第一子層112之生長週期420內基板生長溫度416恆定，且在利用第一生長條件組之第一子層112之生長內InGaN組合物亦恆定。
圖表400之區域422繪示利用不同生長條件組之第二子層118之生長的生長週期。如此非限制性實例中繪示，於線424表示之一時間第一子層112之厚度達到第一臨界厚度(D C1 ) 之後基板生長溫度416以一經選擇之遞增速率增加。然而，當基板生長溫度增加時，InGaN層116內銦濃度可保持至少大致恆定，如線418展示。當基板溫度增加時第二子層118之生長至多直至於線426表示的可終止生長之一時間InGaN層厚度(D 0 ) 達到第二臨界厚度(D C2 ) 。
第一生長條件組期間基板生長溫度可包括例如從大約750℃至大約850℃的一生長溫度。第二生長條件組期間基 板生長溫度可包括例如從大約800℃至大約900℃之一反應器生長溫度。第二生長條件組期間的反應器生長溫度的遞增速率可包括例如介於大約0.5℃/分鐘與10℃/分鐘之間的一遞增速率。
在本發明之一些實施例中，III-V族半導體層116(例如InGaN層)可經生長包括一初始第一子層、一隨後第二子層及在第二子層上生長的一個或多個額外子層。可利用一個或多個經選擇的額外生長條件生長一個或多個額外子層，使得III-V族半導體層116(例如InGaN層)之組合物遍及III-V族半導體層116至少大致恆定，且使得III-V族半導體層116大致無應變鬆弛。
更一般而言，用於生長III-V族半導體層的本發明之實施例可包括利用兩個或兩個以上生長條件組一者堆疊於另一者上地生長兩個或兩個以上子層，其中III-V族半導體層之平均總厚度可等於兩個或兩個以上子層厚度總和。
更詳細而言，圖2A繪示半導體結構200，其包含圖1C之半導體結構120及一額外子層。額外子層可包括一倒數第二子層202。
倒數第二子層202可具有一厚度(D PS ) ，使得III-V族半導體層之平均總厚度(D0 )大於一鄰近下伏子層之臨界厚度(例如子層112之臨界厚度D C1 或子層112及118之臨界厚度D C2 )。在此非限制性實例中，鄰近下伏子層包括第二子層118，且倒數第二子層厚度(D PS ) 產生大於第二臨界厚度(D C2 ) 之III-V族半導體層116之一平均總厚度(D 0 ) 。此外，倒數第二子層202可具有一厚度(D PS ) ，使得III-V族半導體層116之平均總厚度(D 0 ) 小於或等於倒數第二子層臨界厚度(D CPS ) 。
圖2B繪示半導體結構210，其包含圖2A之半導體結構200及在倒數第二子層202上生長的一最終子層212。
最終子層212可具有一厚度(D US ) ，使得III-V族半導體層116之平均總厚度(D 0 ) 大於鄰近下伏倒數第二子層202之臨界厚度(亦即，使得D 0 >D CPS )。此外，最終子層202可具有一厚度(D US ) ，使得III-V族半導體層116之平均總厚度(D 0 ) 小於或等於最終子層臨界厚度(D CUS ) 。
圖2A及圖2B之非限制性實例繪示包括四個子層的III-V族半導體層116。然而應瞭解III-V族半導體層116可包含兩個或兩個以上子層，該等子層包含例如倒數第二子層202及最終子層212。
此外，可利用兩個或兩個以上不同生長條件組生長兩個或兩個以上子層，使得III族元素(例如銦)併入於正在生長的一子層之一生長表面中之一速率大致等於III族元素已併入於一鄰近下伏子層之一生長表面中的速率，使得III-V族半導體層(例如InGaN)中之III族元素濃度遍及III-V族半導體層之一厚度大致恆定。
選擇一個或多個不同生長條件組的方法已在本文中描述且如上所討論可包含減少III族元素至生長表面的進入通量及增加來自生長表面之III族元素之解吸附通量之至少一者，該等方法使得III族元素(例如銦)併入於正在生長的子層之一生長表面中之一速率大致等於III族元素已先前併入 於一鄰近下伏子層之一生長表面的一速率，使得III-V族半導體層之組合物大致恆定。
III-V族半導體層之額外子層可經生長以在大致維持貫穿III-V族半導體層之一總體厚度之一均勻組合物的同時進一步增加層厚度。此外，利用本發明之實施例生長額外子層可致使相對於至少一些先前已知方法較厚III-V族半導體層(InGaN)之形成能夠無應變鬆弛及相關缺陷。
現進一步描述非限制性實例以進一步闡釋本發明之實施例。應理解在下列實例中，參數(例如材料、結構等等)僅出於闡釋目的，而非限制性本發明之實施例。
可用於磊晶生長III-V族半導體層的本發明之方法及結構實施例包含例如氮化銦鎵層。方法及結構容許具有大致均勻之銦濃度、無應變鬆弛及相關缺陷的III-V族半導體層之生長。
圖5A及圖5B繪示藉由不同於本發明之此等者的先前已知方法生長的氮化銦鎵層。圖5A繪示InGaN層之生長表面500之一原子力顯微鏡掃描(AFM)。在此當前實例中，不利用本發明之實施例生長InGaN層，而是使用在InGaN層生長的總體時間週期內保持恆定的一單一生長條件組。正如從圖5A之AFM影像顯而易見，使用一單一生長條件組產生的InGaN生長表面500包含一相對粗糙表面，該相對粗糙表面包含複數個表面坑502。如本文中所描述，粗糙表面可能有害於使用此一InGaN層之裝置形成。
此外，圖5B繪示由Ruther背向散射分析儀(RBS)產生之資料，該資料繪示InGaN層之組合物。圖5B中顯而易見，波峰504表示InGaN層之組合物，且顯然層組合物從點506改變至點508，此指示層中銦濃度之一增加，此可能歸因於應變鬆弛及與此類應變鬆弛相關的銦併入之一隨後增加。
相比之下，圖5C及圖5D繪示使用本發明實施例生長的氮化銦鎵層。簡而言之，可參考圖1A至圖1C如下文中描述形成結構。基板106可包括藍寶石，且半導體層104可包括利用MOCVD方法生長的GaN。利用銦前驅體三甲基銦(TMI)作為銦來源使用MOCVD以介於大約750℃與大約850℃間之一溫度以介於大約700 Torr與大約800 Torr間之一反應器壓力可生長初始第一InGaN子層112。在初始InGaN子層生長期間，以大約20℃的一TMI起泡器溫度TMI流動速率可介於大約70 cc/分鐘與大約90 cc/分鐘之間。
利用銦前驅體三甲基銦(TMI)作為銦來源使用MOCVD以介於大約750℃與大約850℃間之一溫度以介於大約700 Torr與大約800 Torr間之一反應器壓力亦可生長隨後第二InGaN子層118。在隨後第二InGaN子層生長期間，以大約20℃的一TMI起泡器溫度，TMI流動速率可減少至介於大約50 cc/分鐘與大約70 cc/分鐘之間。TMI流動速率之減少速率可介於大約0.5 cc/分鐘與大約1 cc/分鐘之間。利用此類生長方法，產生的InGaN層116可具有大於大約5%之銦濃度及大於大約200奈米之一厚度。在一些實施例中，產生的InGaN層可具有大於大約8%之銦組合物及大於大約150奈米之一厚度。
參考圖5C之AFM影像，顯而易見利用本發明之實施例生長的InGaN層之InGaN生長表面510與圖5A及圖5B之InGaN層相比更光滑且相對較無表面坑。此外，圖5D繪示來自利用本發明之實施例生長的一InGaN層之RBS產生之資料。圖5D中顯而易見，波峰512表示InGaN層之組合物，且顯然從點514至點516層組合物保持大致不變，此指示一均勻銦濃度。因此，相對於藉由至少一些先前已知方法形成之InGaN層利用本發明之實施例產生的InGaN層可相對更適合於裝置形成。
上述本發明之實施例不限制本發明之範疇，因為此等實施例僅為本發明之實施例的實例，本發明由隨附申請專利範圍及其等法律等效物之範疇定義。意欲任何等效實施例皆在本發明之範疇中。事實上，熟習此項技術者將從描述中明白除文中已展示及描述者之外的本發明之各種修改，諸如所描述之元素的替代有效組合。同樣意欲此類修改落於隨附申請專利範圍之範疇內。
100．．．半導體結構
102．．．半導體基板
104．．．半導體材料
106．．．基板
108、108'．．．生長表面
110．．．半導體結構
112．．．第一子層
116．．．III-V族半導體層
118．．．第二子層
120．．．半導體結構
200．．．半導體結構
202．．．倒數第二子層
210．．．半導體
300．．．圖表
302．．．銦至生長表面之進入通量變動
304．．．生長表面處InGaN層之組合物
306．．．第一子層生長週期
308．．．第二子層生長週期
310．．．時間
312．．．時間
314．．．圖表
316．．．前驅體流動速率
318．．．InGaN層之組合物
320．．．第一子層生長週期
322．．．第二子層生長週期
324．．．時間
326．．．時間
400．．．圖表
402．．．來自生長表面的銦解吸附通量
404．．．InGaN層之組合物
406．．．第一子層生長週期
408．．．第二子層生長週期
410．．．時間
412．．．時間
414．．．圖表
416．．．基板生長溫度
418．．．InGaN層組合物
420．．．第一子層生長週期
422．．．第二子層生長週期
424．．．時間
426．．．時間
500．．．生長表面
502．．．表面坑
504．．．波峰
506．．．點
508．．．點
510．．．InGaN生長表面
512．．．波峰
514．．．點
516．．．點
D0 ．．．III-V族半導體層之平均總厚度
D1 ．．．第一子層平均厚度
D2 ．．．第二子層平均厚度
DC1 ．．．第一臨界厚度
DC2 ．．．第二臨界厚度
DPS ．．．倒數第二子層厚度
DUS ．．．最終子層厚度
DCPS ．．．倒數第二子層臨界厚度
DCUS ．．．最終子層臨界厚度
圖1A至圖1C示意性繪示可用於生長包括若干InGaN子層之一InGaN層的本發明之實施例；
圖2示意性繪示用於生長包括若干InGaN子層之一InGaN層的本發明之另外實施例；
圖3A至圖3B示意性繪示在將銦之一進入通量變為InGaN層之一生長表面同時生長InGaN層的本發明之一實施例；
圖4A至圖4B示意性繪示在將銦之一解吸附通量變為InGaN層之一生長表面同時生長InGaN層的本發明之一實施例；
圖5A至圖5B繪示用於生長InGaN層之先前已知方法的實驗結果；及
圖5C至圖5D繪示使用本發明之實施例的氮化銦鎵層生長之實驗結果。
102．．．半導體基板
104．．．半導體材料
106．．．基板
108'．．．生長表面
112．．．第一子層
116．．．III-V族半導體層
118．．．第二子層
120．．．半導體結構
D0 ．．．III-V族半導體層之平均總厚度
D1 ．．．第一子層平均厚度
D2 ．．．第二子層平均厚度
DC1 ．．．第一臨界厚度
DC2 ．．．第二臨界厚度

Claims (20)

  1. 一種形成包括一層III-V族半導體層之一半導體結構的方法，該方法包括：生長一層III-V族半導體層，其包括：使用一第一生長條件組生長一第一III-V族半導體子層，且該第一III-V族半導體子層具有一第一臨界厚度，及在該第一III-V族半導體子層上使用不同於該第一生長條件組的一第二生長條件組生長至少一第二III-V族半導體子層，該第一III-V族半導體子層及該至少一第二III-V族半導體子層形成該III-V族半導體層，且該第一III-V族半導體子層及該至少一第二III-V族半導體子具有一第二臨界厚度，形成該III-V族半導體層以具有一平均總厚度，該平均總厚度大於該第一臨界厚度並小於該第二臨界厚度，及選擇該第一生長條件組及該第二生長條件組，使得III族元素併入於該第一III-V族半導體子層中之一生長表面之一淨速率至少大致等於該III族元素併入於該至少一第二III-V族半導體子層之一生長表面之一淨速率，使得該III-V族半導體層之一組合物遍及該III-V族半導體層之該平均總厚度至少大致恆定。
  2. 如請求項1之方法，其中選擇該第一生長條件組及該第二生長條件組進一步包括：相對於該III族元素至該第一III-V族半導體子層之該生長表面之一進入通量減少該III 族元素至該至少一第二III-V族半導體子層之該生長表面之一進入通量。
  3. 如請求項2之方法，其中相對於該III族元素至該第一III-V族半導體層之該生長表面之該進入通量減少該III族元素至該至少一第二III-V族半導體層之該生長表面之該進入通量進一步包括下列至少一者：減少III族前驅體之一部分壓力、減少一反應器壓力、減少一前驅體流動速率、減少該III族前驅體對烷基之一比率、增加V族前驅體之一流動速率及增加惰性氣體之一流動速率。
  4. 如請求項1之方法，其中選擇該第一生長條件組及該第二生長條件組進一步包括：相對於該III族元素至該第一III-V族半導體層之該生長表面中之一解吸附通量增加該III族元素自該至少一第二III-V族半導體層之該生長表面之一解吸附通量。
  5. 如請求項4之方法，其中相對於該III族元素至該第一III-V族半導體層之該生長表面中之一解吸附通量增加該III族元素自該至少一第二III-V族半導體層之該生長表面之該解吸附通量進一步包括下列至少一者：增加一基板生長溫度、減少一反應器生長壓力、減少一擴散邊界層厚度及增加一基板旋轉速度。
  6. 如請求項1之方法，其進一步包括選擇該第一生長條件組及該第二生長條件組，使得該III-V族半導體層大致無應變鬆弛。
  7. 如請求項1之方法，其進一步包括選擇該III-V族半導體 層以包括氮化銦鎵(InGaN)層。
  8. 如請求項1之方法，其進一步包括選擇該III族元素以包括銦。
  9. 一種生長一層氮化銦鎵(InGaN)層之方法，其包括：利用一第一生長條件組生長一第一InGaN子層至小於或等於該第一InGaN子層之一第一臨界厚度的一第一厚度；利用一不同第二生長條件組生長一第二InGaN子層，使得該InGaN層之一平均厚度大於該第一臨界厚度且小於或等於該第一及第二InGaN子層之一第二臨界厚度，及選擇該不同第二生長條件組以包括相對於一銦前驅體在該第一生長條件組中之一流動速率減少該銦前驅體之一流動速率及相對於在該第一生長條件組中之一反應器生長溫度增加該反應器生長溫度之至少一者，使得該InGaN層中銦之一濃度遍及該InGaN層之該平均厚度至少大致恆定。
  10. 如請求項9之方法，其進一步包括選擇該不同第二生長條件組，使得該InGaN層至少大致無應變鬆弛。
  11. 如請求項9之方法，其進一步包括：利用至少一個額外生長條件組在該第二InGaN子層上生長至少一個額外InGaN子層，及選擇該至少一個額外生長條件組，使得該InGaN層中的該銦濃度遍及該InGaN層之該平均厚度大致恆定且該 InGaN層大致無應變鬆弛。
  12. 如請求項9之方法，其中選擇該不同第二生長條件組進一步包括在生長該第二InGaN子層之同時以大約5sccm或更少而減少一銦前驅體之一流動速率。
  13. 如請求項9之方法，其中選擇該不同第二生長條件組進一步包括在生長該第二InGaN子層之同時以大約10℃/分鐘或更少之一速率增加一反應器生長溫度。
  14. 一種氮化銦鎵(InGaN)層，其包括：一第一InGaN子層及安置於該第一InGaN子層上的至少一第二InGaN子層，該InGaN層之一總厚度等於該第一InGaN子層之一厚度與該至少一第二InGaN子層之一厚度的一總和，該InGaN層之該總厚度大於該第一InGaN子層之一第一臨界厚度並小於該第一InGaN子層及該至少一第二InGaN子層之一第二臨界厚度。
  15. 如請求項14之InGaN層，其中該第一InGaN子層中銦之一濃度至少大致等於該至少一第二InGaN子層中銦之一濃度。
  16. 如請求項14之InGaN層，其中該InGaN層中銦之一濃度至少遍及該InGaN層之該總厚度大致恆定。
  17. 如請求項14之InGaN層，其中該InGaN層至少大致無應變鬆弛。
  18. 如請求項14之InGaN層，其中該InGaN層具有至少大約5%之一銦濃度及至少大約200奈米之一總厚度。
  19. 如請求項14之InGaN層，其中該InGaN層具有至少大約 8%之一銦濃度及至少大約150奈米之一總厚度。
  20. 一種氮化銦鎵(InGaN)層，其包括：一第一InGaN子層，其具有小於或等於該第一InGaN子層的一第一臨界厚度，一第二InGaN子層，安置於該第一InGaN子層上，其中該InGaN層之一厚度大於該第一InGaN子層之該第一臨界厚度且該第二InGaN子層之一厚度小於或等於該第一及第二InGaN子層之一第二臨界厚度，且其中該第一InGaN子層中之一銦濃度至少大致等於該第二InGaN子層中之一銦濃度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI442455B (zh) 2010-03-29 2014-06-21 Soitec Silicon On Insulator Iii-v族半導體結構及其形成方法
US9142413B2 (en) * 2010-11-08 2015-09-22 Georgia Tech Research Corporation Methods for growing a non-phase separated group-III nitride semiconductor alloy
FR2968678B1 (fr) 2010-12-08 2015-11-20 Soitec Silicon On Insulator Procédés pour former des matériaux a base de nitrure du groupe iii et structures formées par ces procédés
US9023721B2 (en) 2010-11-23 2015-05-05 Soitec Methods of forming bulk III-nitride materials on metal-nitride growth template layers, and structures formed by such methods
FR2968830B1 (fr) 2010-12-08 2014-03-21 Soitec Silicon On Insulator Couches matricielles ameliorees pour le depot heteroepitaxial de materiaux semiconducteurs de nitrure iii en utilisant des procedes hvpe
US9076927B2 (en) * 2012-01-13 2015-07-07 The Regents Of The University Of California (In,Ga,Al)N optoelectronic devices grown on relaxed (In,Ga,Al)N-on-GaN base layers
WO2013186749A1 (en) * 2012-06-15 2013-12-19 Oc Oerlikon Balzers Ag Method for depositing a group iii nitride semiconductor film
WO2015198117A1 (en) 2014-06-26 2015-12-30 Soitec Semiconductor structures including bonding layers, multijunction photovoltaic cells and related methods
WO2020124419A1 (zh) 2018-12-19 2020-06-25 华南师范大学 一种InGaN外延层及其制造方法
CN109841500B (zh) * 2018-12-19 2021-02-26 华南师范大学 一种InGaN外延层及其制造方法
FR3091622B1 (fr) * 2019-01-09 2021-09-17 Soitec Silicon On Insulator Structure semi-conductrice optoélectronique comprenant une couche d’injection de type p à base d’InGaN

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6958093B2 (en) * 1994-01-27 2005-10-25 Cree, Inc. Free-standing (Al, Ga, In)N and parting method for forming same
US6440823B1 (en) * 1994-01-27 2002-08-27 Advanced Technology Materials, Inc. Low defect density (Ga, Al, In)N and HVPE process for making same
JP3869641B2 (ja) * 2000-01-31 2007-01-17 富士通株式会社 半導体装置及び半導体レーザ装置
JP3692407B2 (ja) * 2003-08-28 2005-09-07 国立大学法人 東京大学 半導体量子ドット素子の製造方法
WO2006025593A2 (en) * 2004-08-31 2006-03-09 Honda Motor Co., Ltd. Growth of nitride semiconductor crystals
JP2006080278A (ja) * 2004-09-09 2006-03-23 Toshiba Ceramics Co Ltd 歪みシリコンウエハおよびその製造方法
FR2895419B1 (fr) * 2005-12-27 2008-02-22 Commissariat Energie Atomique Procede de realisation simplifiee d'une structure epitaxiee
US7951693B2 (en) * 2006-12-22 2011-05-31 Philips Lumileds Lighting Company, Llc III-nitride light emitting devices grown on templates to reduce strain
US7534638B2 (en) * 2006-12-22 2009-05-19 Philips Lumiled Lighting Co., Llc III-nitride light emitting devices grown on templates to reduce strain
CN101652832B (zh) * 2007-01-26 2011-06-22 晶体公司 厚的赝晶氮化物外延层
JP4539752B2 (ja) 2008-04-09 2010-09-08 住友電気工業株式会社 量子井戸構造の形成方法および半導体発光素子の製造方法
TWI442455B (zh) 2010-03-29 2014-06-21 Soitec Silicon On Insulator Iii-v族半導體結構及其形成方法

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