KR101892610B1 - Ｉｉｉ－ｖ 반도체 구조물들 및 그것을 형성하기 위한 방법들 - Google Patents

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Abstract

본 발명의 실시예들은 반도체 구조물들을 제작하는 방법들, 및 그러한 방법들에 의해서 제조된 반도체 구조물들과 관련된다. 일부 실시예들에서, 방법들은 InGaN과 같은 그러한 III-V 물질들의 반도체 구조물들을 제작하는데 사용될 수 있다. 반도체 레이어는 결과적인 레이어의 균일성을 개선하기 위하여, 결과적인 레이어의 표면 거침을 개선하기 위하여, 그리고/또는 스트레인 이완의 시작 없이 증가된 두께로 성장되는 레이어를 가능하게 하기 위하여 다른 성장조건들 세트들을 사용하여 서브레이어들을 성장시킴으로써 제작된다.

Description

ＩＩＩ－Ｖ 반도체 구조물들 및 그것을 형성하기 위한 방법들{III-V semiconductor structures and methods for forming the same}
본 출원은 "III-V 반도체 구조물들 및 그것을 형성하기 위한 방법들"이라는 이름의 2010년 3월 29일에 출원된 미국 비정규 특허 출원번호 61/318,693호에 대하여 출원일의 이익을 주장한다.
본 발명의 실시예들은 III-V 반도체 구조물들 및 III-V 반도체 구조물들을 형성하는 방법들과 관련된다.
III-V(족) 반도체 물질들, 예컨대 III-비화물들(arsenides) (예를 들면, 인듐 갈륨 아세나이드 (InGaAs)), III-인화물들(phosphides) (예를 들면, 인듐 갈륨 인화물 (InGaN)) 및 III-질화물들(nitrides) (예를 들면, 인듐 갈륨 질화물 (InGaN))과 같은 것들은 다수의 전자 소자 구조물들, 예컨대 스위칭 구조물들 (예를 들면, 트랜지스터들, 등), 발광 구조물들 (예를 들면, 레이저 다이오드들, 발광 다이오드들, 등), 수광 구조물들 (예를 들면, 도파관(waveguide)들, 스플리터(splitter)들, 믹서(mixer)들, 포토다이오드(photodiode)들, 솔라 셀(solar cell)들, 솔라 서브셀(solar subcell)들, 등), 및/또는 미세전자기계(microelectromechanical) 시스템 구조물들 (예를 들면, 가속도계들, 압력 센서들, 등)과 같은 것들에 채용될 수 있다. III-V 반도체 물질들을 포함하는 그러한 전자 소자 구조물들은 어플리케이션들의 폭넓은 종류에 사용될 수 있다. 예를 들면, 그러한 소자 구조물들은 하나 이상의 다양한 파장들에서 방사선(예를 들면, 가시광선)을 생산하는데 종종 사용될 수 있다. 그러한 구조물들에 의해 방사된 빛은 조명 어플리케이션들에 이용될 수 있을 뿐만 아니라, 예컨대 미디어 저장과 검색 어플리케이션들, 출력 어플리케이션들, 분광학(spectroscopy) 어플리케이션들 및 이미지 프로젝션 어플리케이션들에 사용될 수 있다.
비제한적인 예시로서, InGaN(III-질화 물질)의 경우, InGaN 레이어들은 하위 기판위로 헤테로 에피택셜하게(heteroepitaxially) 퇴적될 수 있고, 기판은 상위 InGaN 레이어의 결정 격자와 일치하지 않는 결정 격자를 가질 수 있다. 예를 들면, InGaN 레이어들은 갈륨 질소(GaN)를 포함하는 반도체 기판 위에 퇴적될 수 있다. GaN은 약 3.189Å의 이완된(relaxed) (즉, 실질적으로 스트레인(strain)이 없는) 면내 격자 패러미터를 가질 수 있고, InGaN 레이어들은 대응하는 인듐 함량 백분율에 의존하여 약 3.21Å(7% 인듐, 즉 In0 . 07Ga0 . 93N의 경우), 약 3.24Å(15% 인듐, 즉 In0.15Ga0.85N의 경우), 및 약 3.26Å(25% 인듐, 즉 In0 . 25Ga0 .75N)의 이완된 면내 격자 패러미터를 가질 수 있다.
보다 상세하게는, InGaN 레이어의 격자 패러미터는 InGaN 레이어가 그 위에서 성장하는 하위 기판의 격자 패러미터와 실질적으로 일치하는 결과를 초래하도록 (예를 들면, 원자간 힘들에 의해 강제되도록), InGaN 레이어는 초기에 하위 기판으로 “의사형태적으로(pseudomorphically)” 성장할 수 있다. InGaN 레이어와 하위 기판 (예를 들면, GaN) 사이의 격자 불일치는 InGaN 레이어의 결정 격자에 스트레인을 유발할 수 있고, 이러한 유발된 스트레인은 InGaN 레이어의 두께가 증가할수록 증가할 수 있다. InGaN 레이어의 두께가 그것의 연속된 성장과 함께 증가할수록, InGaN 레이어에서 스트레인은, 흔히 “임계 두께(critical thickness)”라고 불리는 두께에서, InGaN 레이어가 의사형태적(pseudomorphic) 방식으로 더 이상 성장할 수 없고 스트레인 이완을 겪을 수 있는 때까지 증가할 수 있다. InGaN 레이어에서 스트레인 이완은 InGaN 레이어의 결정 격자에서 특성의 악화를 초래할 수 있다. 예를 들면, InGaN 레이어에서 그러한 결정 특성의 악화는 결정형 결함(예를 들면, 전위(dislocation)들)의 형성, InGaN 레이어 표면을 거칠게 하는 것 및/또는 비균질 물질 조성 영역들의 형성을 포함할 수 있다.
게다가, 스트레인 이완이 시작되면, InGaN 레이어는 증가된 양의 인듐을 혼입할 수 있다. 다시 말해서, 일정한 성장 조건들 하에서, InGaN 레이어의 성장 표면에서 InGaN 레이어로 혼입된 인듐의 백분율은 증가할 수 있고, InGaN 레이어의 두께를 가로질러 InGaN 레이어에서 인듐의 불균등한 농도를 초래한다. 게다가, InGaN 레이어에서 인듐 농도의 증가는 InGaN 레이어에서 결정 특성의 추가적 악화를 초래할 수 있는 추가적인 스트레인 이완의 시작을 촉진시킬 수 있다.
본 발명의 다양한 실시예들은 III-V 반도체 구조물들 및 그러한 III-V 반도체 구조물들을 형성하기 위한 방법들과 관련된다. 예를 들면, 일부 실시예들에서, 본 발명은 인듐 갈륨 질화물(InGaN) 구조물들 및 InGaN 구조물들을 형성하는 방법들을 포함한다.
본 요약은 사상들 중 선택된 것을 단순화된 형태로서 소개하기 위하여 제공되고, 상기 사상들은 본 발명의 일부 예시적 실시예들에 대한 아래의 상세한 설명에서 보다 설명된다. 본 요약은 청구된 대상물의 주요 특징 또는 본질적인 특징들을 나타내거나 청구된 대상물의 권리범위를 제한하는 데 사용되는 것으로 의도되지 않는다.
일부 실시예들에서, 본 발명은 III-V 반도체 레이어를 포함하는 반도체 구조물를 형성하는 방법들을 포함한다. III-V 반도체 레이어는 제1 성장조건들 세트를 사용하여 제1 III-V 반도체 서브레이어를 성장시키는 단계, 및 제1 성장조건들 세트와 다른 제2 성장조건들 세트를 사용하여 제1 III-V 반도체 서브레이어 위로 적어도 제2 III-V 반도체 서브레이어를 성장시키는 단계를 통해서 성장될 수 있고, 제1 III-V 반도체 서브레이어 및 적어도 제2 III-V 반도체 서브레이어는 III-V 반도체 레이어를 형성한다. III-V 반도체 레이어는 제1 III-V 반도체 레이어의 임계 두께보다 크고 제2 III-V 반도체 서브레이어의 임계 두께보다 작은 평균 총 두께를 갖도록 형성될 수 있다. 제1 III-V 반도체 서브레이어의 성장 표면으로 혼입된 III족 원소의 순 비율(net rate)이 적어도 제2 III-V 반도체 서브레이어의 성장 표면으로 혼입된 III족 원소의 순 비율과 적어도 실질적으로 일치하도록, III-V 반도체 레이어의 조성이 III-V 반도체 레이어의 평균 총 두께를 통해서 적어도 실질적으로 일정하도록, 제1 성장조건들 세트 및 제2 성장조건들 세트는 선택될 수 있다.
추가적인 실시예들에서, 본 발명은 인듐 갈륨 질화물(InGaN) 레이어를 성장시키는 방법들을 포함한다. 제1 InGaN 서브레이어는 제1 InGaN 서브레이어의 임계 두께 이하의 제1 두께까지 제1 성장조건들 세트를 이용하여 성장될 수 있다. 제2 InGaN 서브레이어는InGaN 레이어의 평균 두께가 제1 InGaN 서브레이어의 임계 두께보다 크고 제2 InGaN 서브레이어의 임계 두께 이하가 되도록 다른 제2 성장조건들 세트를 이용하여 성장될 수 있다. InGaN 레이어에서 인듐의 농도가 InGaN 레이어의 평균 두께를 가로질러 적어도 실질적으로 일정하도록, 다른 제2 성장조건들 세트는 제1 성장조건들 세트에서 인듐 전구체(precursor)의 유량(flow rate)과 비교하여 있는 인듐 전구체의 감소된 유량 및 제1 성장조건들 세트에서 반응기(reactor) 성장 온도와 비교하여 상승된 반응기 성장 온도 중 적어도 어느 하나를 포함하게끔 선택될 수 있다.
본 발명의 다양한 실시예들은 여기서 설명된 방법들에 의해서 형성된 구조물들도 포함할 수 있다. 예를 들면, 더 추가적인 실시예들에서, 본 발명은 제1 InGaN 서브레이어 및 제1 InGaN 서브레이어 위로 배치된 적어도 제2 InGaN 서브레이어를 포함하는 인듐 갈륨 질화물 (InGaN)을 포함한다. InGaN 레이어의 총 두께는 제1 InGaN 서브레이어의 두께 및 적어도 제2 InGaN 서브레이어의 두께의 합과 같고, InGaN 레이어의 총 두께는 제1 InGaN 서브레이어의 임계 두께 보다 크고 적어도 제2 InGaN 서브레이어의 임계 두께보다 작다.
다른 예시로서, 본 발명의 추가적인 실시예들은 제1 InGaN 서브레이어의 임계 두께 이하인 두께를 갖는 제1 InGaN 서브레이어 및 제1 InGaN 서브레이어 위로 배치된 제2 InGaN 서브레이어를 포함하는 인듐 갈륨 질화물 (InGaN) 레이어들을 포함한다. InGaN 레이어의 두께는 제1 InGaN 서브레이어의 임계 두께보다 크고, 제2 InGaN 서브레이어의 두께는 제2 InGaN 서브레이어의 임계 두께 이하이다. 제1 InGaN 서브레이어에서 인듐의 농도는 제2 InGaN 서브레이어에서 인듐의 농도와 적어도 실질적으로 같다.
다른 태양들, 부재들, 및 본 발명의 실시예들에 대한 구성요소들의 대체 조합들은 다음의 상세한 설명으로부터 명백할 것이다.
본 발명의 예시적 실시예들에 대한 다음의 상세한 설명을 참조함으로써 본 발명은 보다 충분히 이해될 수 있고, 상기 실시예들은 첨부된 도면들에 도시된다.
도 1a 내지 1c는 다수의 InGaN 서브레이어들을 포함하는 InGaN 레이어를 성장시키는데 사용될 수 있는 본 발명의 실시예들을 개략적으로 도시한다.
도 2a 및 2b는 다수의 InGaN 서브레이어들을 포함하는 InGaN 레이어를 성장시키는데 사용될 수 있는 본 발명의 추가적인 실시예들을 개략적으로 도시한다.
도 3a 내지 3b는 InGaN 레이어의 성장 표면으로의 인듐의 유입 플럭스(flux)를 변화시키는 동안 InGaN 레이어를 성장시키기 위한 본 발명의 실시예를 개략적으로 도시한다.
도 4a 내지 4b는 InGaN 레이어의 성장 표면으로부터의 인듐의 탈착(desorption) 플럭스를 변화시키는 동안 InGaN 레이어를 성장시키기 위한 본 발명의 실시예를 개략적으로 도시한다.
도 5a 내지 5b는 InGaN 레이어들을 성장시키기 위한 종래에 공지된 방법들로부터의 실험 결과들을 도시한다.
도 5c 내지 5d는 본 발명의 실시예를 사용하여 성장시킨 인듐 갈륨 질화물 레이어들로부터의 실험 결과들을 도시한다.
여기서 기재된 도면들은 어떠한 특정 물질, 소자, 또는 방법의 실제 모습을 의미하는 것이 아니라, 단지 본 발명의 실시예들을 설명하기 위해 채용된 이상적인 표현들에 불과하다.
표제들은 어떠한 의도된 제한 없이 단지 명료함을 위해서 여기서 사용된다. 다수의 참고자료들이 여기서 인용된다. 인용된 참고자료들 중 어느 것도, 여기서 어떻게 특징되었는지 무관하게, 여기서 청구항에 관련된 본 발명과 관련하여 선행기술로서 인정하는 것은 아니다.
여기서 사용된 것으로서, “III-V 반도체(III-V semiconductor)” 용어는 주기율표의 IIIA 족(B, Al, Ga, In 및 Ti)으로부터 하나이상 및 주기율표의 VA 족(N, P, As, Sb 및 Bi)로부터 하나 이상을 적어도 우세하게 포함하는 임의의 반도체 물질을 의미하고 포함한다.
여기서 사용된 것으로서, “인듐 갈륨 질화물(indium gallium nitride)” 및 “InGaN” 용어는 0<x≤1일 때 InxGa1 - xN의 조성을 갖는 인듐 질화물(InN) 및 갈륨 질화물 (GaN)의 알로이(alloy)들을 의미한다.
여기서 사용된 것으로서, “서브레이어(sublayer)” 용어는 물질의 상대적으로 큰 단일 레이어 중 하나의 레어어 부분을 의미한다.
여기서 사용된 것으로서, “최후 서브레이어(ultimate sublayer)” 용어는 다수의 서브레이어들이 위에 퇴적된 반도체 기판으로부터 가장 말단 서브레이어를 의미한다.
여기서 사용된 것으로서, “끝에서 두 번째 서브레이어(penultimate sublayer)” 용어는 복수의 서브레이어들 중 최후 서브레이어에 인접하고 하위에 있는 서브레이어를 의미한다.
여기서 사용된 것으로서, “임계 두께(critical thickness)” 용어는 의사형태적 성장이 불연속적이고 레이어가 스트레인 이완을 거치는 때 및 이를 지난 반도체 물질의 레이어의 평균 총 두께를 의미한다.
여기서 사용된 것으로서, “성장 표면(growth surface)” 용어는 반도체 기판, 레이어 또는 서브레이어의 추가적인 성장이 수행될 수 있는 반도체 기판, 레이어 또는 서브레이어의 임의의 표면을 의미한다.
여기서 사용된 것으로서, “실질적으로(substantially)” 용어는 당해 분야에서 통상적으로 예상되는 어떠한 결함을 제외하고는 온전한 결과를 지칭하도록 여기서 사용된다.
본 발명의 실시예들은 III-V 반도체 물질들의 넓은 범위에 대한 어플리케이션들을 가질 수 있다. 예를 들면, 본 발명의 실시예들의 방법들 및 구조물들은 III-질화물(nitride)들, III-비화물(arsenide)들, III-인화물(phosphide)들 및 III-안티몬화물(antimonide)들에 2원, 3원, 4원 및 5원 형태로 적용될 수 있다. 특정 어플리케이션들은 인듐 갈륨 질화물 (InGaN)과 같은 인듐을 포함하는 III 족-질화물 반도체들을 성장시키는 것에 관련된다. 따라서, 간명하고 편리함만을 위해서 제한 없이, 다음의 설명 및 도면들은 III-질화물의, 특히 InGaN의, 통상적인 특징들을 반영한다.
III-질화물 물질들 시스템에서 실험은 헤테로에피택셜하게 임계 두께를 넘은 두께까지 성장한 InGaN 레이어들이 격자 불일치로부터 초래된 결정 격자에서의 스트레인을 경감시키는 스트레인 이완을 거칠 수 있다는 것을 증명한다. InGaN 레이어들에서 스트레인 이완이 시작되면, 증가된 양의 인듐이 혼입될 수 있고, 증가된 양의 인듐은 InGaN 레이어들의 두께를 가로질러 인듐의 불균일한 농도 프로파일을 초래할 수 있다. 예를 들면, InGaN 레이어는 레이어의 성장 표면에 근접한 증가된 인듐 백분율을 포함할 수 있다. InGaN 레이어에서 그러한 불균일한 인듐 조성은 적어도 일부 어플리케이션들에서 바람직하지 못할 수 있다.
또한, 실험은 InGaN 레이어의 스트레인 이완이 InGaN 레이어의 성장 표면을 거칠게 하는 것을 유발할 수 있음을 증명한다. 그러한 표면을 거칠게 하는 것은 InGaN 레이어를 사용하여 반도체 소자들을 생산하는데 불리할 수 있다. 더욱이, 실험은 InGaN 레이어의 스트레인 이완은 결정형 물질에서 결함 밀도의 증가를 초래할 수 있다. 그러한 결함들은, 예컨대 불균질한 조성의 전위들 및 영역(즉, 위상이 분리된 영역들)들을 포함할 수 있다.
도 1a를 참조하면, 반도체 구조물(100)은 반도체 기판(102)을 포함하도록 제조되거나 달리 제공될 수 있다. 반도체 기판(102)은 아래에서 보다 상세하게 설명되는 바와 같이 InGaN과 같은 그러한 III-V 반도체 레이어의 제조의 부분으로서 하나이상의 추가적인 반도체 물질의 서브레이어들을 그 위에 형성하는데 사용하기 위한 시드(seed) 레이어로 사용될 수 있는 반도체 물질(104)을 포함할 수 있다.
도 1a에 도시된 바와 같이, 반도체 물질(104)의 레이어는 기판(106)에 부착되고 그에 의해 반송될 수 있다. 그러나 일부 실시예들에서, 반도체 물질(104)는 단독으로 서있는, 기판(106) 또는 임의의 다른 물질에 배치되거나 그에 의해 반송되지 않는 반도체 물질의 벌크(bulk) 레이어를 포함할 수 있다.
일부 실시예들에서, 반도체 물질(104)의 레이어는 반도체 물질의 에피텍셜(epitaxial) 레이어를 포함할 수 있다. 예시 및 비제한적인 방식에 따라, 반도체 물질(104)의 레이어는 III-V 반도체 물질의 에피텍셜 레이어를 포함할 수 있다. 예를 들면, 반도체 물질(104)의 레이어는 GaN의 에피텍셜 레이어 또는 InGaN의 에피텍셜 레이어를 포함할 수 있다.
기판(106)은, 예컨대 알루미늄 옥사이드 (Al2O3) (예를 들면, 사파이어), 아연 옥사이드 (ZnO), 실리콘 (Si), 실리콘 카바이드 (SiC), 갈륨 아세나이드 (GaAs), 리튬 갤레이트(gallate) (LiGaO2), 리튬 알루미네이트(aluminate) (LiAlO2), 이트륨 알루미늄 옥사이드 (Y3Al5O12), 또는 마그네슘 옥사이드 (MgO)와 같은 그런 물질을 포함할 수 있다.
경우에 따라서는, 반도체 물질의 다른 레이어와 같은 그런 물질의 하나 이상의 중간 레이어들(미도시)이 반도체 물질(104)의 레이어 및 기판(106) 사이에 배치될 수 있다. 그러한 물질의 중간 레이어들이, 예컨대 그 위에 반도체 물질(104)의 레이어를 형성하기 위한 시드 레이어로서 또는, 기판(106) 위에 반도체 물질(104)의 레이어를 직접 형성시키기가 어렵거나 불가능한 경우에 수행될 수 있는 그러한, 기판(106)으로 반도체 물질(104)의 레이어를 본딩(bonding)하기 위한 본딩 레이어로서 사용될 수 있다. 게다가, 기판(106)으로 반도체 물질(104)의 레이어를 본딩하는 것은 반도체 물질(104)가 극성인 경우 양호할 수 있다. 그러한 실시예들에서, 본딩 공정은 극성 반도체 물질의 극성을 변경하는데 사용될 수 있다.
여기서 도면들은 크기에 맞게 그려지지 않으며, 실제로 반도체 물질(104)의 레이어는 기판과 비교해서 상대적으로 얇을 수 있다.
도 1a에 도시된 반도체 구조물(100)을 형성하기 위하여, 반도체 물질(104)의 레이어는 에피텍셜하게 성장되거나 달리 기판(106)의 주요 표면위로 형성되거나 제공될 수 있다. 당해 분야에서 공지된 다양한 방법들 중 어떠한 것도 반도체 물질(104)의 레이어에서 전위의 밀도를 감소시키는데 사용될 수 있다. 그러한 방법들은, 예컨대 ELO(epitaxial lateral overgrowth), 펜도 에피텍시(Pendeo epitaxy), 인-시튜 마스킹 기술들(in-situ masking techniques), 등을 포함한다. 반도체 물질(104)의 레이어는, 예컨대 MOCVD(metalorganic chemical vapor deposition), MBE(molecular beam epitaxy) 또는 HVPE(hydride vapor stage epitaxy)와 같은 그런 공정을 사용하여 퇴적될 수 있다.
도 1b는 반도체 기판(102) 및 반도체 물질(104) 위 III-V 반도체 레이어(116)를 포함하는 반도체 구조물(110)을 도시한다. 비제한적인 예시로서, III-V 반도체 레이어(116)는 InGaN 레이어를 포함할 수 있다. III-V 반도체 레이어(116)는 다수의 서브레이어들로 나눠질 수 있다. 예를 들면, 도 1b에 도시된 바와 같에, III-V 반도체 레이어(116)는 반도체 기판(102)위로 배치된 초기의 제1 서브레이어(112)를 포함할 수 있다. 제1 서브레이어는 제1 성장조건들 세트를 이용하여 제1 두께(D1)까지 성장될 수 있다.
본 발명의 일부 실시예들에서 III-V 반도체 레이어(116)는 다른 서브레이어 위로 배치되고 성장 조건들 중 2이상의 세트들을 이용하여 성장된 2이상의 서브레이어들을 포함할 수 있다. III-V 반도체 레이어(D0)의 평균 총 두께는 2이상의 서브레이어들의 두께의 합과 일치할 수 있다. 다시 말해서, 모든 서브레이어들의 두께의 합은 III-V 반도체 레이어(D0)의 평균 총 두께와 일치할 수 있다. 도 1b는 III-V 반도체 레이어(116)의 성장에서 초기 단계를 도시하고, 따라서 형성될 III-V 반도체 레이어(116)의 일부만을 도시한다. 도 1b에 도시된 III-V 반도체 레이어(116)의 부분은 제1 서브레이어(112)를 포함한다. 따라서, III-V 반도체 레이어(116)의 초기 성장 단계에서, III-V 반도체 레이어의 평균 총 두께(D0)는 제1 서브레이어(112)의 평균 두께(D1)과 일치한다.
보다 상세하게, 제1 서브레이어(112)는, 예컨대 MOCVD(metalorganic chemical vapor deposition), MBE(molecular beam epitaxy), 또는 HVPE(hydride vapor stage epitaxy)와 같은 그런 방법들을 이용하여 반도체 기판(102)의 성장 표면(108)위로 또는 성장 표면(108)에서 성장될 수 있다. 본 발명의 일부 실시예들에서, 반도체 기판(102)은 제1 서브레이어(112)와 불일치하는 격자 패러미터를 가질 수 있는 반도체 물질(104)를 포함할 수 있다. 다시 말해서, 스트레인-이완된 상태에서 반도체 물질(104)의 적어도 하나의 격자 패러미터는 스트레인-이완된 상태에서 제1 서브레이어(112)의 적어도 하나의 격자 패러미터와 다를 수 있다. 예를 들면, 본 발명의 일부 실시예들에서, 반도체 물질(104)은, 예컨대 GaN 또는 이와 달리 제1 서브레이어(112)의 인듐 밀도와 비교할 때 다른 인듐의 밀도를 갖는 InGaN과 같은 그런 III-V 반도체를 포함할 수 있다. 반도체 물질(104) 및 제1 서브레이어(112)사이의 격자 패러미터에서의 그러한 불일치는 제1 서브레이어(112)에서 격자 스트레인을 초래할 수 있다.
III-V 반도체 레이어(116)의 평균 총 두께(D0)가 연속된 성장으로 증가됨에 따라 제1 서브레이어(112)에서 격자 스트레인은 증가할 수 있다. 본 발명의 방법들 중 일부 실시예들에서, 제1 서브레이어(112)의 평균 총 두께(D1)는 제1 서브레이어(112)의 제1 임계 두께(DC1) 이하가 되도록 선택될 수 있다.
제1 서브레이어(112)의 임계 두께는, 예컨대 제1 서브레이어(112)의 조성(예를 들면, 제1 서브레이어(112)에서 인듐의 백분율), 제1 서브레이어(112)의 성장에 이용된 성장 패러미터들, 및 제1 서브레이어(112)와 제1 서브레이어(112)가 그 위로 성장된 하위의 반도체 레이어(102) 사이에 격자 불일치의 정도를 포함하는 다수의 패러미터들에 의존될 수 있다.
III-V 반도체 레이어들의 임계 두께와 관련하여 추가적인 부재는, 특히 InGaN 레이어들에 있어서, Pereira 외, 제목 “Structural And Optical Properties Of InGaN/GaN Layers Close To The Critical Layer Thickness”, Applied Physics Letters, 81 7 1207 200, Pereira 외, 제목 “Strain And Composition Distributions In Wurtzite InGaN/GaN Layers Extracted From X Ray Reciprocal Space Mapping”, Applied Physics Letters, 80 21 3913 2002, 및 Holec 외, 제목 “Critical Thickness Calculations For InGaN/GaN”, Journal of Crystal Growth, 303 314 2007의 저널 문헌에서 발견될 수 있다.
도 1b에 도시된 바와 같이, 제1 서브레이어(112)는 제1 서브레이어(112)의 제1 임계 두께(DC1)보다 작은 평균 총 두께(D1)를 가질 수 있다. 그러나, 만약 (제1 서브레이어(112)를 형성하는 동안 일정하게 유지될 수 있는) 성장 조건들 중 초기의 제1 세트를 유지하는 동안 제1 서브레이어(112)의 두께가 초기 임계 두께를 넘어서 증가된다면(즉, D1>DC1), 제1 서브레이어(112)에서 스트레인은 제1 서브레이어(112)에서 스트레인 이완 및 결함들의 형성을 초래하기에 충분하게 될 수 있다.
도 1c는 반도체 기판(102) 및 III-V 반도체 레이어(116)를 포함하는 반도체 구조물(120)을 도시한다. 예컨대 전술한 InGaN 레이어가 될 수 있는, III-V 반도체 레이어(116)는 제1 서브레이어(112) 및 다음의 제2 서브레이어(118)를 포함할 수 있다. 제2 서브레이어(118)는 제1 서브레이어(112)를 형성하는데 사용된 제1 성장조건들 세트로부터 적어도 일 측면에서 다른 제2 성장조건들 세트를 이용하여 성장될 수 있고, 제2 서브레이어(118)의 평균 두께(D2)가 초기 임계 두께(DC1)보다 크고 제2 서브레이어(118)의 다음의 임계 두께(DC2) 이하인 III-V 반도체 레이어(116)의 평균 총 두께(D0)를 내도록 선택될 수 있다.
보다 상세하게, 제2 서브레이어(118)는 제1 서브레이어(112)의 성장 표면(108`)위로 성장될 수 있다. 제2 서브레이어(118)는 전술한 성장 기술들(예를 들면, MBE, MOCVD 또는 HVPE)를 이용하여 성장될 수 있다. 제2 서브레이어(118)(D2)는 III-V 반도체 레이어(116)의 평균 총 두께(D0)가 초기 임계 두께(DC1)보다 크게 증가하고 되도록 하는 두께까지 성장될 수 있다. III-V 반도체(116)의 평균 총 두께(D0)가 제1 임계 두께(DC1)를 넘어서 증가함에 따라 III-V 반도체 레이어(116)가 트레인 이완으로부터 실질적으로 방지될 수 있도록, 제2 서브레이어(118)을 형성하는데 사용된 제2 성장조건들 세트는 선택될 수 있다.
제2 성장조건들 세트를 이용하여 III-V 반도체 레이어(116)의 평균 총 두께(D0)가 연속된 성장과 함께 증가함에 따라, 제2 서브레이어(118)에서의 격자 스트레인은 더 증가할 수 있다. 본 발명의 방법들 중 일부 실시예들에서, III-V 반도체 레이어(116)의 평균 총 두께(D0)가 제2 서브레이어(118)(및 III-V 반도체 레이어(116))의 다음의 제2 임계 두께(DC2) 이하가 되도록, 제2 서브레이어(118)의 두께(D2)는 선택될 수 있다.
도 1c에 도시된 바와 같이, III-V 반도체 레이어(116)는 초기의 제1 임계 두께(DC1)보다 크고 다음의 제2 임계 두께(DC2)보다 작은 평균 총 두께(D0)를 가질 수 있다. 그러나, 만약 제2 성장조건들 세트를 유지하는 동안 III-V 반도체 레이어(116)의 평균 총 두께(D0)가 제2 임계 두께에 도달하거나 초과하도록 제2 서브레이어(118)의 두께가 증가한다면, III-V 반도체 레이어(116)에서 격자 스트레인은 III-V 반도체 레이어(116)의 스트레인 이완 및 그 안의 동반된 결함들의 형성을 초래하기에 충분하게 된다.
제2 서브레이어(118)가 형성됨에 따라 III족 원소가 제2 서브레이어(118)로 혼입되는 순 비율이 제1 서브레이어(112)가 제1 성장조건들 세트를 사용하여 형성됨에 따라 제1 서브레이어(112)로 혼입되는 III족 원소의 순 비율과 실질적으로 일치하도록, 제2 서브레이어(118)는 선택된 제2 성장조건들 세트를 이용하여 성장될 수 있다. 따라서, 본 발명의 실시예들은 실질적으로 균등한 조성을 포함하는 III-V 반도체 레이어를 달성하는 방법들을 포함할 수 있다. III 족 원소는 인듐, 알루미늄 및 갈륨 중 하나 이상을 포함할 수 있고, 본 발명의 실시예들은 III-V 반도체 레이어의 두께를 가로질러서 III족 원소의 실질적으로 일정한 농도를 갖는 III-V 반도체 레이어를 제공할 수 있으며 스트레인 이완 및 그러한 스트레인 이완에 동반된 결함들이 실질적으로 없는 III-V 반도체 레이어를 제공할 수 있다.
보다 상세하게, III족 원소가 성장 표면에서 III-V 반도체 레이어의 서브레이어로 혼입되는 순 비율은, 예컨대 III족 원소의 성장 표면으로의 유입 플럭스 및 성장 표면으로부터의 III족 원소의 탈착 플럭스를 포함하는 다수의 인자들에 의존될 수 있다. 따라서, III-V 반도체 레이어(116)의 평균 총 두께(D0)가 증가함에 따라 III족 원소가 III-V 반도체 레이어로 혼입되는 순 비율을 유지하기 위하여, 본 발명의 실시예들은 III족 원소의 성장 표면으로의 유입 플럭스의 조절(예를 들면, 선택적 제어) 및/또는 성장 표면으로부터의 III족 원소의 탈착 플럭스의 조절(예를 들면, 선택적 제어)를 포함할 수 있다.
본 발명의 일부 실시예들에서, 제2 성장조건들 세트를 선택하는 단계는 제1 서브레이어(112)를 형성하는 동안 III족 원소의 성장 표면(108)으로의 유입 플럭스와 비교하여, 제2 서브레이어(118)의 형성 동안 III족 원소의 성장 표면(108`)으로의 유입 플럭스를 감소시키는 단계를 포함할 수 있다. 이론에 의해 제한되지 않고서, 성장 표면으로의 III족 원소의 유입 플럭스를 감소시키는 단계는 상호작용을 위해 이용할 수 있는 III족 원소의 개수에 영향을 미칠 수 있다. III-V 반도체 레이어(116)의 성장 표면으로의 III족 원소의 유입 플럭스를 감소시키는 단계에 의하여, III-V 반도체 레이어의 평균 총 두께가 증가함에 따라 III족 원소가 성장하는 III-V 반도체 레이어(116)로 혼입되는 비율이 적어도 실질적으로 일정하게 유지될 수 있다.
성장 표면(108`)로의 III족 원소의 유입 플럭스를 감소시키는 단계는, 예컨대 III-V 반도체 레이어(116)가 형성된 반응기 내에서 III족 원소의 전구체의 부분 압력을 감소시키는 단계, 반응기 내에서 반응기 압력을 감소시키는 단계, 반응기를 관통하여 III족 원소 전구체의 유량을 감소시키는 단계, 반응기 내에서 알킬(alkyl)에 대한 III족 원소 전구체의 비율을 감소시키는 단계, 반응기를 관통하여 V족 전구체 유량을 증가시키는 단계, 및 반응기를 관통하여 불활성(inert) 가스 유량을 증가시키는 단계를 더 포함할 수 있다. III족 원소의 유입 플럭스를 감소시키기 위한 그러한 방법들은 물리 화학 분야에서 공지된 상태이고, 그런 방법들과 관련된 보다 자세한 것들은, 예컨대 R. I. Masel이 발행한, 제목 “Principles of adsorption and reaction on solid surfaces”, John Wiley & Sons, 1996, P. Atkins가 발행한, 제목 “Physical Chemistry”, Oxford University Press, 1998, I. N. Levine이 발행한, 제목 “Physical Chemistry”, McGraw-Hill, Inc., 및 1995, R. B. Bird 등이 발행한, 제목 “Transport Phenomena”, John Wiley & Sons, 1960을 포함하는 다수의 인용 문헌에서 발견될 수 있다.
다음의 본 발명의 비제한적인 예시적 실시예들은 그 성장 표면에서 III-V 반도체 레이어로 혼입되는 III족 원소의 비율을 실질적으로 일정하게 유지하기 위한 방법들을 설명한다. 간명함과 편리함을 위해서, 그리고 제한 없이, 다음의 설명 및 도면들은 인듐을 포함하는 InGaN 및 III족 원소를 포함하는 III-V 반도체 레이어에 관한 것이다. 그러나, 다음의 설명은 전술한 III-V 반도체 물질들 및 III족 원소들의 범위에도 적용될 수 있음은 반드시 인정되어야 한다.
도 3a는 성장 표면으로의 인듐의 유입 플럭스를 감소시킴으로써 III-V 반도체 레이어(116)의 성장 표면으로의 III족 원소 인듐이 혼입되는 비율을 유지하기 위해서 사용될 수 있는 본 발명의 일부 방법들의 비제한적인 예시적 실시예를 도시한다. 도 3a는 성장 시간, InGaN 조성 및 III-V 반도체 레이어(116)의 성장 표면으로의 인듐의 유입 플럭스 사이의 관계를 도시하는 그래프(300)를 포함한다. 선(302)은 성장 표면으로 유입되는 인듐 플럭스에서의 변이를 성장 시간의 함수로서 나타내는 반면, 선(304)은 성장 표면에서 InGaN 레이어(116)의 조성을 성장 시간의 함수로서 나타낸다.
보다 상세하게, 그래프(300)의 영역(306)은 제1 성장조건들 세트를 이용하여 제1 서브레이어(112) (예를 들면, 초기 InGaN 서브레이어)를 형성하기 위한 성장 구간을 도시한다. 본 비제한적인 예시에서 도시된 바와 같이, 성장 표면으로의 인듐의 유입 플럭스는 제1 서즈레이어(112)를 형성하는데 사용된 성장 구간에서 일정할 수 있고, 제1 서브레이어(112)의 성장 표면에서의 조성은 제1 서브레이어(112)의 두께를 가로질러 적어도 실질적으로 그 조성이 일정하도록 제1 서브레이어(112)의 성장 동안 실질적으로 일정할 수도 있다.
그래프(300)의 영역(308)은 제1 서브레이어를 형성하는데 사용된 제1 성장조건들 세트와 다른 제2 성장조건들 세트를 이용하여 제2 서브레이어(118)(예를 들면, 다음의 InGaN 서브레이어)를 형성하기 위한 성장 구간을 도시한다. 본 비제한적인 예시에서 도시된 바와 같이, 선(310)에 의해 표시된 시간에서 InGaN 레이어(116)의 평균 총 두께가 초기 임계 두께(DC1)에 도달한 후에 성장 표면(108`)으로의 인듐의 유입 플럭스가 양호한 비율로 감소할 수 있다. 그러나, InGAN 레이어(116)의 성장 표면(108`)로의 인듐의 유입 플럭스가 감소함에 따라, InGaN 레이어의 InGaN 조성은 선(304)에 의해 표시된 바와 같이 실질적으로 일정하게 남아있을 수 있다. InGaN 레이어 두께가 라인(312)에 의해 표시된 시간에서, 성장이 멈출수 있는 시간에서, 길어봐야 다음의 임계 두께(DC2)와 일치할 때까지, InGaN 레이어의 성장 표면(108`)으로의 인듐의 유입 플럭스가 감소함에 따라 제2 서브레이어(118)의 성장은 계속된다.
앞서 개략적으로 설명한 바와 같이, 본 발명의 일부 실시예들에서, 제2 성장조건들 세트를 선택하는 단계는 InGaN 레이어의 성장 표면으로의 인듐의 유입 플럭스를 감소시키기 위하여 인듐 전구체 유량을 감소시키는 단계를 포함할 수 있다.
보다 상세하게는, InGaN 레이어(116)의 상장 표면으로의 인듐 전구체의 흐름은 InGaN 레이어의 성장 표면에서 상호작용을 위해 이용할 수 있는 인듐 종들(species)의 유입 플럭스에 영향을 줄 수 있다. 따라서, 인듐 전구체 유량을 감소시킴으로써, InGaN 레이어(116)의 성장 표면으로의 인듐 종들의 유입 플럭스의 대응되는 감소는 성취될 수 있고, InGaN 레이어(116)으로 혼입되는 인듐의 비율은 적어도 실질적으로 일정하게 유지될 수 있다. 일부 실시예들에서, 감소된 인듐 전구체 유량을 선택하는 단계는 분당 약 5cc 또는 그보다 적은 감소 비율로, 분당 약 3cc 또는 그보다 적은 감소 비율로, 또는 심지어 분당 1cc 또는 그보다 적은 감소 비율로 인듐 유량을 감소시키는 단계를 포함할 수 있다.
본 발명의 일부 실시예들의 비제한적인 예시로서, 도 3b는 성장 시간, InGaN 조성 및 인듐 전구체의 유량 사이의 관계를 나타내는 그래프(314)를 도시한다. 선(316)은 전구체 유량을 성장 시간의 함수로서 표현하고, 선(318)은 InGaN 레이어(116)의 조성을 InGaN 레이어(116)의 성장 시간의 함수로서 표현한다.
보다 상세하게는, 그래프(314)의 영역(320)은 제1 성장조건들 세트를 이용하여 제1 서브레이어(112)(예를 들면, 초기 InGaN 서브레이어)를 형성하는데 사용된 성장 구간을 도시한다. 인듐 전구체 유량(316)은 제1 서브레이어(112)를 형성하는 하기 위한 성장의 구간(320)에서 일정하고, InGaN 조성도 제1 서브레이어(112)의 두께를 가로질러서 실질적으로 일정하다.
그래프(314)의 영역(322)는 제2 서브레이어(118)(예를 들면, 다음의 InGaN 서브레이어)를 형성하는 성장 구간을 도시한다. 본 비제한적인 예시에서 도시된 바와 같이, 제1 서브레이어(112)의 두께가 선(324)에 의해 표시된 시간에서 초기 임계 두께(DC1)에 도달한 후에, 인듐 전구체 유량(316)은 선택된 감소 비율로 감소될 수 있다. 그러나, 인듐 전구체 유량이 감소함에 따라, InGaN 레이어의 InGaN 조성은 선(316)에 의해 표시된 바와 같이 적어도 실질적으로 일정하게 남아 있을 수 있다. InGaN 레이어 두께가 라인(326)에 의해 표시된 시간에서, 성장이 멈출 수 있는 시점에서, 길어봐야 제2 임계 두께(DC2)에 도달할 때까지, 인듐 전구체 유량이 감소함에 따라 제2 서브레이어(118)의 성장은 계속될 수 있다.
InGaN 레이어(116)의 형성을 위한 인듐 전구체는, 예컨대 TMI(trimethylindium) 및/또는 TEI(triethylindium)을 포함할 수 있다. 초기 성장 조건들을 위한 인듐 전구체의 유량은, 예컨대 분당 약 60 에서 약 100cc까지 확장되는 범위의 유량을 포함할 수 있다. 보다 특별하게는, 제2 성장조건들 세트 동안 인듐 전구체의 유량은, 예컨대 분당 약 40에서 약 80cc까지 확장되는 범위의 유량을 포함할 수 있다. 제2 성장조건들 세트 동안 전구체 유량의 감소 비율은, 예컨대 분당 약0.5에서 약 10cc까지 확장되는 영역의 감소 비율을 포함할 수 있다.
본 발명의 일부 실시예들에서, 제2 성장조건들 세트를 선택하는 단계는 InGaN 레이어(116)의 성장 표면으로부터의 인듐의 탈착 플럭스를 증가시키는 단계를 포함한다. 이론에 제한되지 않고서, 성장 표면으로부터의 인듐의 탈착 플럭스를 증가시키는 단계는 InGaN 레이어의 평균 총 두께가 증가함에 따라 InGaN 레이어로 더 많은 인듐이 혼입되는 것을 방지할 수 있다. 따라서, 성장 표면(108`)으로부터 인듐의 탈착 플럭스를 증가시킴으로써, InGaN 레이어(116)의 성장하는 표면으로의 인듐 혼입의 순 비율은 InGaN 레이어(116)의 평균 총 두께가 증가함에 따라 적어도 실질적으로 일정하게 유지될 수 있다.
성장 표면(108`)으로부터 인듐의 탈착 플럭스를 증가시키는 단계는, 예컨대 기판 성장 온도를 증가시키는 단계, 반응기 성장 압력을 감소시키는 단계, 확산(diffusion) 경계 레이어 두께를 감소시키는 단계 및 기판 회전 속도를 증가시키는 단계(예를 들면, RDR(rotating disc type reactor)를 이용하는 경우) 중 하나 이상을 포함할 수 있다. 인듐의 유입 플럭스를 감소시키기 위한 이러한 방법들은 물리 화학 분야에서 공지된 것들이고, 보다 상세한 것들은 여기서 명시된 인용 문헌들에서 발견될 수 있다.
도 4a는 성장 표면(108`)로부터 인듐의 탈착 플럭스를 증가시킴으로써 InGaN 레이어(116)으로의 인듐의 혼입의 순 비율을 적어도 실질적으로 일정하게 유지하기 위한 본 발명의 일부 방법들의 비제한적인 예시적 실시예들을 도시한다. 도 4a는 성장 시간, InGaN 조성 및 성장 표면(108`)로부터 인듐의 탈착 플럭스 사이의 관계를 도시하는 그래프(400)를 포함한다. 선(402)은 성장 표면으로부터의 인듐 탈착 플럭스를 성장 시간의 함수로 나타내는 반면, 선(404)는 InGaN 레이어의 조성을 성장 시간의 함수로 나타낸다.
보다 상세하게, 그래프(400)의 영역(406)은 제1 성장조건들 세트를 이용하여 제1 서브레이어(112)(예를 들면, 초기 InGaN 서브레이어)를 형성하는데 사용된 성장 구간을 도시한다. 본 비제한적인 예시에서 도시된 바와 같이, 성장 표면으로부터의 인듐의 탈착 플럭스는 제1 서브레이어(112)를 형성하는데 사용된 성장 구간 동안 일정할 수 있고, InGaN 조성도 제1 서브레이어(112)의 두께를 가로질러서 일정할 수 있다.
그래프(400)의 영역(408)은 다른 제2 성장조건들 세트를 이용하여 제2 서브레이어(118)(예를 들면, 다음의 InGaN 서브레이어)를 형성하는데 사용된 성장 시간을 도시한다. 본 비제한적인 예시에서 도시된 바와 같이, InGaN 레이어(116)의 평균 총 두께(D0)가 선(410)에 의해 표시된 시간에서 제1 임계 두께(DC1)에 도달한 후에 InGaN 레이어(116)의 성장 표면으로부터의 인듐의 탈착 플럭스는 선택된 증가 비율로 증가한다. 그러나, InGaN 레이어(116)의 성장 표면으로부터의 인듐의 탈착 플럭스가 증가함에 따라, InGaN 레이어의 InGaN 조성은 선(404)가 나타내는 바와 같이 적어도 실질적으로 일정하게 남아있을 수 있다. 평균 총 InGaN 레이어 두께(D0)가 선(412)에 의해 표시된 시간에서, 성장이 멈출수 있는 시간에서, 길어봐야 제2 임계 두께(DC2)와 일치할 때까지, 제2 서브레이어(118)의 성장은 InGaN 레이어의 성장 표면으로부터의 인듐의 탈착 플럭스가 증가함에 따라 제2 서브레이어(118)의 성장은 계속될 수 있다.
앞서 개략적으로 설명한 바와 같이, 본 발명의 일부 실시예들에서, 제2 성장조건들 세트를 선택하는 단계는 InGaN 레이어(116)의 성장 표면으로부터의 인듐의 탈착 플럭스를 증가시키기 위한 기판 성장 온도를 증가시키는 단계를 포함할 수 있다.
보다 상세하게, 기판 성장 온도를 증가시키는 단계는 InGaN 레이어(116)의 성장 표면으로부터의 인듐 탈착 플럭스를 증가시킬 수 있다. 따라서, 기판 성장 온도를 증가시킴으로써, 성장 표면(108`)으로부터 인듐의 탈착 플럭스의 대응하는 증가는 성취될 수 있고, 성장하는 InGaN 레이어(116)에서 인듐 혼입의 비율은 InGaN 레이어(116)의 두께가 증가함에 따라 적어도 실질적으로 일정하게 유지될 수 있다. 일부 실시예들에서, 기판 성장 온도가 양호한 비율로 증가하도록 하는 제2 성장조건들 세트를 선택하는 단계는 분당 약 2℃ 또는 그보다 작은 증가 비율에 의하여, 또는 심지어 분당 약 10℃ 또는 그보다 작은 증가 비율에 의하여, 분당 약 0.5℃의 증가 비율로 기판 성장 온도를 증가시키는 단계를 더 포함한다.
본 발명의 일부 실시예들의 비제한적인 예시로서, 도 4b는 성장 시간, InGaN조성 및 기판 성장 온도 사이의 관계를 나타내는 그래프(414)를 도시한다. 선(416)은 기판 성장 온도를 성장 시간의 함수로서 나타내는 반면, 선(418)은 InGaN 레이어의 조성을 성장 시간의 험수로서 나타낸다.
보다 상세하게, 그래프(400)의 영역(420)은 제1 성장조건들 세트를 이용하여 제1 서브레이어(112)의 성장을 위한 성장 구간을 도시한다. 기판 성장 온도(416)는 제1 서브레이어(112)를 형성하는데 사용된 성장의 구간(420)에서 일정하고, InGaN 조성도 제1 성장조건들 세트를 이용하여 제1 서브레이어(112)의 성장에서 일정하다.
그래프(400)의 영역(422)은 다른 제2 성장조건들 세트를 이용하여 제2 서브레이어(118)의 성장을 위한 성장 구간을 도시한다. 본 비제한적인 예시에서 도시된 바와 같이, 제1 서브레이어(112)의 두께가 선(424)에 의해 표시된 시간에서 초기 임계 두께(DC1)에 도달한 후에 기판 성장 온도(416)는 선택된 증가 비율로 증가한다. 그러나, 기판 성장 온도가 증가함에 따라, InGaN 레이어(116) 내의 인듐 농도는 선(418)에 의해 표시된 바와 같이 적어도 실질적으로 일정하게 남아있을 수 있다. InGaN 레이어 두께(D0)가 선(426)에 의해 표시된 시간에서, 성장이 멈출 수 있는 시점에서, 길어봐야 제2 임계 두께(DC2)에 도달할 때까지 기판 온도가 증가함에 따라 제2 서브레이어(118)의 성장은 계속된다.
제1 성장조건들 세트 동안 기판 성장 온도는, 예컨대 약 750에서 약 850℃까지의 성장 온도를 포함할 수 있다. 제2 성장조건들 세트 동안 기판 성장 온도는, 예컨대 약 800에서 900℃까지의 반응기 성장 온도를 포함할 수 있다. 제2 성장조건들 세트 동안 반응기 성장 온도의 증가 비율은, 예컨대 분당 약 0.5 및 10℃ 사이의 증가 비율을 포함할 수 있다.
본 발명의 일부 실시예들에서, III-V 반도체 레이어(116)(예를 들면, InGaN의 레이어)는 초기 제1 서브레이어, 다음의 제2 서브레이어 및 제2 서브레이어 위로 성장된 하나 이상의 추가적인 서브레이어들을 포함하면서 성장될 수 있다. III-V 반도체 레이어(116)(예를 들면, InGaN 레이어)의 조성이 III-V 반도체 레이어(116)를 가로질러서 적어도 실질적으로 일정하도록, 그리고 III-V 반도체 레이어(116)가 스트레인 이완이 실질적으로 없도록, 하나 이상의 추가적인 서브레이어들은 하나 이상의 성장 조건들을 이용하여 성장될 수 있다.
보다 일반적으로, III-V 반도체 레이어를 성장시키기 위한 본 발명의 실시예들은 2이상의 다른 성장조건들 세트들을 이용하여 다른 서브레이어 위로 적층된 2이상의 서브레이어들을 성장시키는 단계를 포함할 수 있고, 상기 III-V 반도체 레이어의 평균 총 두께는 상기 2이상의 서브레이어들의 두께의 합과 일치할 수 있다.
보다 상세하게, 도 2a는 도 1c의 반도체 구조물(120) 및 추가적인 서브레이어를 포함하는 반도체 구조물(200)을 도시한다. 추가적인 서브레이어는 끝에서 두 번째의 서브레이어(202)를 포함할 수 있다.
끝에서 두 번째의 서브레이어(202)는 III-V 반도체 레이어의 평균 총 두께(D0)가 인접한 하위의 서브레이어(예를 들면, 서브레이어(118) 및/또는 서브레이어(112))의 임계 두께보다 크도록 하는 두께(DPS)를 가질 수 있다. 본 비제한적인 예시에서, 인접한 하위의 서브레이어는 제2 서브레이어를 포함하고, 끝에서 두 번째 서브레이어 두께(DPS)는 제2 서브레이어 임계 두께(DC2)보다 큰 III-V 반도체 레이어(1116)의 평균 총 두께(D0)를 낸다. 게다가, 끝에서 두 번째 서브레이어(202)는 III-V 반도체 레이어의 평균 총 두께(D0)가 끝에서 두 번째 서브레이어 임계 두께(DCPS) 이하가 되도록 하는 두께를 가질 수 있다.
도 2b는 도 2a의 반도체 구조물(200) 및 끝에서 두 번째 서브레이어(202) 위로 성장된 최후 서브레이어(212)를 포함하는 반도체 구조물(210)을 도시한다.
최후 서브레이어(212)는 III-V 반도체 레이어의 평균 총 두께(D0)가 인접한 하위의 끝에서 두 번째 서브레이어(202)의 임계 두께 보다 크도록 하는(즉, D0>DCPS와 같이) 두께(DUS)를 가질 수 있다. 게다가, 최후 서브레이어(202)는 III-V 반도체 레이어(116)의 평균 총 두께(D0)가 최후 서브레이어 임계 두께(DCUS) 이하가 되도록 하는 두께를 가질 수 있다.
도 2a 및 2b의 비제한적인 예시는 4개의 서브레이어들을 포함하는 III-V 반도체 레이어(116)를 도시한다. 그러나, III-V 반도체 레이어(116)는, 예컨대 끝에서 두 번째 서브레이어(202) 및 최후 서브레이어(212)를 포함하는 2이상의 서브레이어들을 포함할 수 있다.
게다가, 성장된 서브레이어의 성장 표면으로의 III족 원소의 혼입 비율이 인접한 하위의 서브레이어의 성장 표면으로 혼입된 III족 원소(예를 들면, 인듐)의 비율과 실질적으로 일치하도록, III-V 반도체 레이어(예를 들면, InGaN)에서 III족 원소의 밀도가 III-V 반도체 레이어의 두께를 가로질러 실질적으로 일정하도록, 2이상의 서브레이어들을 성장시키는 단계는 2이상의 다른 성장조건들 세트들을 이용할 수 있다.
성장된 서브레이어의 성장 표면으로의 III-족 원소(예를 들면, 인듐)의 혼입 비율이 III-족 원소가 인접한 하위의 서브레이어의 성장 표면으로 이전에 혼입되는 비율과 실질적으로 일치하도록, III-V 반도체 레이어의 조성이 실질적으로 일정하도록, 2이상의 다른 성장조건들 세트들을 선택하기 위한 방법들은 여기서 서술되었고, 여기서 언급된 바와 같이, 성장 표면으로의 III족 원소의 유입 플럭스를 감소시키는 단계 및 성장 표면으로부터의 III족 원소의 탈착 플럭스를 증가시키는 단계 중 적어도 하나를 포함할 수 있다.
III-V 반도체 레이어의 전체 두께를 관통하여 균등한 조성을 실질적으로 유지하는 동안 III-V 반도체 레이어의 추가적인 서브레이어들은 레이어의 두께를 보다 증가시키기 위해서 성장될 수 있다. 게다가, 추가적인 서브레이어들을 성장시키 위해서 본 발명의 실시예들을 이용하는 것은 적어도 일부의 종래에 공지된 방법들과 비교하여 스트레인 이완 및 동반된 결함들이 없는 더 두꺼운 III-V 반도체 레이어들(예를 들면, InGaN 레이어들)의 형성을 가능케 할 수 있다.
비제한적인 예시들은 본 발명의 실시예들을 더 도시하기 위하여 지금 설명된다. 다음의 예시들에서 패러미터들(예를 들면, 물질들, 구조물들 등)은 실례의 목적일 뿐, 본 발명의 실시예들을 제한하는 것이 아님은 반드시 이해되어야 한다.
본 발명의 방법들 및 구조물들의 실시예들은, 예컨대 인듐 갈륨 질화물 레이어들을 포함하는 III-V 반도체 레이어들을 에피텍셜하게 성장시키기 위하여 사용될 수 있다. 상기 방법들 및 구조물들은 실질적으로 균등한 인듐 밀도들로서, 스트레인 이완 및 동반된 결함들이 없게 III-V 반도체 레이어의 성장을 하게 한다.
도 5a 및 5b는 본 발명의 방법들과 다른 종래 공지된 방법들에 의해 성장된 인듐 갈륨 질화물 레이어들을 도시한다. 도 5a는 InGaN 레이어의 성장 표면(500)의 AFM(atomic force microcopy scan)을 도시한다. 본 예시에서, InGaN 레이어는 본 발명의 실시예들을 이용하여 성장된 것이 아니라, InGaN 레이어가 성장되는 전체 시간 구간 동안 일정하게 유지된 성장 조건들 중 단일 세트를 사용하여 성장된 것이다. 도 5a의 AFM 이미지로부터 명백하듯이, 성장 조건들 중 단일 세트를 사용하여 생산된 InGaN 성장 표면(500)은 복수의 표면 피트(pit)들을 포함하는 상대적으로 거친 표면을 포함한다. 여기서 설명한 바와 같이, 거친 표면은 그러한 InGaN 레이어를 사용하는 소자들의 형성에 불리할 수 있다.
게다가, 도 5b는 InGaN 레이어의 조성을 도시하는 RBS(backscattering spectrometry)에 의해 생산된 데이터를 도시한다. 도 5b에서 명백한 바와 같이, 피크(504)는 InGaN의 레이어의 조성을 나타내고, 레이어의 조성이 지점(506)에서 지점(508)로 변하는 점이 명백하고, 이는 레이어에서 인듐의 밀도에서의 증가를 제시하고, 스트레인 이완 및 그러한 스트레인 이완에 동반된 인듐 혼입에서의 후속하는 증가에 기인할 수 있다.
반대로, 도 5c 및 5d는 본 발명의 실시예들을 사용하여 성장된 인듐 갈륨 질화물 레이어들을 도시한다. 간단하게, 상기 구조물는 도 1a 내지 1c를 참조하여 아래에서 설명하는 바와 같이 형성될 수 있다. 기판(106)은 사파이어를 포함할 수 있고, 반도체 레이어(104)는 MOCVD 방법들을 이용하여 성장된 GaN을 포함할 수 있다. 초기의 제1 InGaN 서브레이어(112)는 약 750 및 약 850℃ 사이의 온도에서 약 700 및 약 800 Torr 사이의 반응기 압력에서 인듐의 공급원으로서 인듐 전구체 TMI(trimethlyindum)을 이용하여 MOCVD를 사용하여 성장될 수 있다. 초기 InGaN 서브레이어 성장 동안, TMI 유량은 20℃의 TMI 기포(bubbler) 온도에서 분당 약 70 및 약 90cc 사이에 있을 수 있다.
다음의 제2 InGaN 서브레이어(118)도 약 750 및 850℃ 사이의 온도에서 약 700 및 약 800 Torr 사이의 반응기 압력에서 인듐의 공급원으로서 인듐 전구체 TMI를 이용하여 MOCVD를 사용하여 성장될 수 있다. 다음의 제2 InGaN sublayer 성장 동안, TMI 유량은 약 20℃의 TMI 기포 온도에서 분당 약 50 및 약 70cc 사이로 감소될 수 있다. TMI 유량에서 감소 비율은 분당 약 0.5 및 약 1cc 사이가 될 수 있다. 그러한 성장 방법들을 이용하면서, 생산된 InGaN 레이어(116)은 약 5% 보다 높은 인듐 조성 및 약 200nm보다 큰 두께를 가질 수 있다. 일부 실시예들에서, 생산된 InGaN 레이어는 약 8%보다 높은 인듐 조성 및 약 150nm보다 큰 두께를 가질 수 있다.
도 5c의 AFM 이미지를 참조하면, 본 발명의 실시예들을 이용하여 성장된 InGAN 레이어의 InGaN 성장 표면(510)이 더 매끈하고 도 5a 및 5b의 InGaN 레이어와 비교해서 상대적으로 포면 피트들이 없다는 점이 명백하다. 게다가, 도 5d는 본 발명의 실시예들을 이용하여 성장된 InGaN 레이어로부터 RBS에 의해 생산된 데이터를 도시한다. 도 5d에서 명백한 바와 같이, 피크(512)는 InGaN의 레이어의 조성을 나타내고, 레이어의 조성이 지점(514)로부터 지점(516)까지 실질적으로 불변하게 남아 있다는 점이 명백하고, 이는 균등한 인듐 밀도를 제시한다. 따라서 본 발명의 실시예들을 이용하여 생산된 InGaN 레이어들은 종래에 알려진 적어도 일부 방법들에 의해 형성된 InGaN 레이어들과 비교하여 소자 형성을 위해 상대적으로 보다 적합할 수 있다.
추가적인 비제한적 예시적 실시예들이 아래에 설명된다.
실시예 1: III-V 반도체 레이어를 포함하는 반도체 구조물를 형성하는 방법으로서, 상기 방법은:
제1 성장조건들 세트를 사용하여 제1 III-V(족) 반도체 서브레이어를 성장시키는 단계, 및 상기 제1 성장조건들 세트와 다른 제2 성장조건들 세트를 사용하여 상기 제1 III-V 반도체 서브레이어 위로 적어도 제2 III-V 반도체 서브레이어를 성장시키는 단계를 포함하며, 상기 제1 III-V 반도체 서브레이어 및 상기 적어도 제2 III-V 반도체 서브레이어가 상기 III-V 반도체 레이어를 형성하는, 상기 III-V 반도체 레이어를 성장시키는 단계,
상기 III-V 반도체 레이어가 상기 제1 III-V 반도체 레이어의 임계 두께보다 크고 상기 제2 III-V 반도체 서브레이어의 임계 두께보다 작은 평균 총 두께를 갖도록 형성시키는 단계,
상기 III-V 반도체 레이어의 조성이 상기 III-V 반도체 레이어의 상기 평균 총 두께를 가로질러 적어도 실질적으로 일정하게끔 상기 제1 III-V 반도체 서브레이어의 성장 표면으로의 III족 원소의 혼입 순 비율이 상기 적어도 제2 III-V 반도체 서브레이어의 성장 표면으로의 III족 원소의 혼입 순 비율과 적어도 실질적으로 일치하도록 상기 제1 성장조건들 세트 및 상기 제2 성장조건들 세트를 선택하는 단계를 포함한다.
실시예 2: 실시예 1의 방법으로서, 상기 제1 성장조건들 세트 및 상기 제2 성장조건들 세트를 선택하는 단계는 상기 제1 III-V 반도체 레이어의 상기 성장 표면으로의 상기 III족 원소의 유입 플럭스와 비교하여 상기 적어도 제2 III-V 반도체 레이어의 상기 성장 표면으로의 상기 III족 원소의 유입 플럭스를 감소시키는 단계를 더 포함한다.
실시예 3: 실시예 2의 방법으로서, 상기 제1 III-V 반도체 레이어의 상기 성장 표면으로의 상기 III족 원소의 상기 유입 플럭스와 비교하여 상기 적어도 제2 III-V 반도체 레이어의 상기 성장 표면으로의 상기 III 족 원소의 유입 플럭스를 감소시키는 단계는 III족 전구체의 부분 압력을 감소시키는 단계, 반응기 압력을 감소시키는 단계, 전구체 유량을 감소시키는 단계, 알킬에 대한 III족 전구체의 비율을 감소시키는 단계, V 족 전구체 유량을 증가시키는 단계 및 불활성 가스 유량을 증가시키는 단계 중 적어도 하나를 더 포함한다.
실시예 1 내지 3 중 어느 하나의 방법으로서, 상기 제1 성장조건들 세트 및 상기 제2 성장조건들 세트를 선택하는 단계는 상기 제1 III-V 반도체 레이어의 상기 성장 표면으로의 상기 III 족 원소의 탈착 플럭스와 비교하여 상기 적어도 제2 III-V 반도체 레이어의 상기 성장 표면으로부터의 상기 III족 원소의 탈착 플럭스를 증가시키는 단계를 더 포함한다.
실시예 5: 실시예 4의 방법으로서, 상기 제1 III-V 반도체 레이어의 상기 성장 표면으로의 상기 III 족 원소의 상기 탈착 플럭스와 비교하여 상기 적어도 제2 III-V 반도체 레이어의 상기 성장 표면으로부터의 상기 III족 원소의 상기 탈착 플럭스를 증가시키는 단계는 기판 성장 온도를 증가시키는 단계, 반응기 성장 압력을 감소시키는 단계, 확산 경계 레이어 두께를 감소시키는 단계, 및 기판 회전 속도를 증가시키는 단계 중 적어도 어느 하나를 더 포함한다.
실시예 6: 실시예 1 내지 5 중 어느 하나의 방법은, 상기 III-V 반도체 레이어가 스트레인 이완이 실질적으로 없도록 상기 제1 성장조건들 세트 및 상기 제2 성장조건들 세트를 선택하는 단계를 더 포함한다.
실시예 7: 실시예 1 내지 6 중 어느 한 방법은, 인듐 갈륨 질화물 (InGaN)의 레이어를 포함하도록 상기 III-V 반도체 레이어를 선택하는 단계를 더 포함한다.
실시예 8: 실시예 1 내지 7의 어느 한 방법은, 인듐을 포함하도록 상기 III족 원소를 선택하는 단계를 더 포함한다.
실시예 9: 인듐 갈륨 질화물 (InGaN) 레이어를 성장시키는 방법은:
제1 InGaN 서브레이어를 제1 성장조건들 세트를 이용하여 상기 제1 InGaN 서브레이어의 임계 두께 이하인 제1 두께로 성장시키는 단계,
제2 InGaN 서브레이어를 다른 제2 성장조건들 세트를 이용하여 상기 InGaN 레이어의 평균 두께가 상기 제1 InGaN 서브레이어의 상기 임계 두께보다 더 크고 상기 제2 서브레이어의 임계 두께 이하가 되도록 성장시키는 단계, 및
상기 InGaN 레이어에서 인듐의 농도가 상기 InGaN 레이어의 상기 평균 두께를 가로질러서 적어도 실질적으로 일정하도록, 상기 제1 성장조건들 세트에서 인듐 전구체의 유량과 비교하여 상기 인듐 전구체의 감소된 유량, 및 상기 제1 성장조건들 세트에서 반응기 성장 온도와 비교하여 증가된 반응기 성장 온도 중 적어도 하나를 포함하도록 상기 다른 제2 성장조건들 세트를 선택하는 단계를 포함한다.
실시예 10: 실시예 9의 방법은, 상기 InGaN 레이어가 스트레인 이완이 적어도 실질적으로 없도록 상기 다른 제2 성장조건들 세트를 선택하는 단계를 더 포함한다.
실시예 11: 상기 실시예 9 또는 실시예 10의 방법은:
성장 조건들 중 적어도 하나의 추가적인 세트를 이용하여 상기 제2 InGaN 서브레이어 상에 적어도 하나의 추가적인 InGaN 서브레이어를 성장시키는 단계, 및
상기 InGaN 레이어에서 인듐의 상기 농도가 상기 InGaN 레이어의 상기 평균 두께를 가로질러서 실질적으로 일정하고 상기 InGaN 레이어가 스트레인 이완이 실질적으로 없도록 성장 조건들 중 상기 적어도 하나의 추가적인 세트를 선택하는 단계를 더 포함한다.
실시예 12: 실시예 9 내지 11 중 어느 한 방법으로서, 상기 다른 제2 성장조건들 세트를 선택하는 단계는 상기 제2 InGaN 서브레이어를 성장시키는 동안 분당 거의 약 5 sccm 이하로 인듐 전구체의 유량을 감소시키는 단계를 더 포함한다.
실시예 13: 실시예 9 내지 12 중 어느 한 방법으로서, 상기 다른 제2 성장조건들 세트를 선택하는 단계는 상기 제2 InGaN 서브레이어를 성장시키는 동안 분당 거의 10℃ 이하의 비율로 반응기 성장 온도를 증가시키는 단계를 더 포함한다.
실시예 14: 인듐 갈륨 질화물 (InGaN) 레이어는:
제1 InGaN 서브레이어 및 상기 제1 InGaN 서브레이어 위로 배치된 적어도 제2 InGaN 서브레이어를 포함하고,
상기 InGaN 레이어의 총 두께는 상기 제1 InGaN 서브레이어의 두께 및 상기 적어도 제2 InGaN 서브레이어의 두께의 합과 같고, 상기 InGaN 레이어의 상기 총 두께는 상기 제1 InGaN 서브레이어의 임계 두께보다 크고 상기 적어도 제2 InGaN 서브레이어의 임계 두께보다 작다.
실시예 15: 실시예 14의 상기 InGaN 레이어로서, 상기 제1 InGaN 서브레이어에서 인듐의 농도는 상기 적어도 제2 InGaN 서브레이어에서 인듐의 농도와 적어도 실질적으로 일치한다.
실시예 16: 실시예 14 또는 실시예 15의 상기 InGaN 레이어로서, 상기 InGaN 레이어에서 인듐의 농도는 상기 InGaN 레이어의 총 두께를 가로질러서 적어도 실질적으로 일정하다.
실시예 17: 실시예 14 내지 16 중 어느 하나의 상기 InGaN 레이어로서, 상기 InGaN 레이어는 스트레인 이완이 적어도 실질적으로 없다.
실시예 18: 실시예 14 내지 17 중 어느 하나의 상기 InGaN 레이어로서, 상기 InGaN 레이어는 적어도 약 5%의 인듐 농도 및 적어도 약 200nm의 총 두께를 갖는다.
실시예 19: 실시예 14 내지 17 중 어느 하나의 상기 InGaN 레이어로서, 상기 InGaN 레이어는 적어도 약 8%의 인듐 농도 및 적어도 약 150nm의 총 두께를 갖는다.
실시예 20: 인듐 갈륨 질회물 (InGaN) 레이어는:
제1 InGaN 서브레이어의 임계 두께 이하의 두께를 갖는 상기 제1 InGaN 서브레이어,
상기 제1 InGaN 서브레이어 위로 배치된 제2 InGaN 서브레이어를 포함하고,
상기 InGaN 레이어의 두께는 상기 제1 InGaN 서브레이어의 상기 임계 두께보다 크고 상기 제2 InGaN 서브레이어의 두께는 상기 제2 InGaN 서브레이어의 임계 두께 이하이고,
상기 제1 InGaN 서브레이어에서 인듐의 밀도는 상기 제2 InGaN 서브레이어에서 인듐의 밀도와 적어도 실질적으로 일치한다.
위에서 설명된 본 발명의 실시예들은, 이러한 실시예들이 단지 본 발명의 실시예들의 예시들에 불과하기 때문에, 본 발명의 범위를 제한하지 않고, 본 발명의 범위는 첨부된 청구항들 및 그것들의 법적 균등물들의 범위로 정의된다. 임의의 균등한 실시예뜰은 본 발명의 범위 내에 있는 것으로 의도된다. 확실히, 여기서 도시되고 설명된 것에 더하여, 설명된 구성요소들의 다른 유용한 조합들과 같은 그런, 본 발명의 다양한 변형들이, 상기 설명으로부터 당업자에 분명하게 될 것이다. 또한, 그러한 변형들도 첨부된 청구항의 범위 내에 속하고자 의도된다.
100: 반도체 구조물
102: 반도체 기판
104: 반도체 물질
106: 기판
108: 성장 표면
110: 반도체 구조물
112: 제1 서브레이어
116: III-V 반도체 레이어
118: 제2 서브레이어
120: 반도체 구조물
200: 반도체 구조물
202: 끝에서 두 번째의 서브레이어
210: 반도체 구조물
212: 최후 서브레이어
500: 성장 표면
510: 성장 표면

Claims (13)

  1. 제1 성장조건들 세트를 사용하여 제1 III-V 반도체 서브레이어를 성장시키는 단계, 및 상기 제1 성장조건들 세트와 다른 제2 성장조건들 세트를 사용하여 상기 제1 III-V 반도체 서브레이어 위로 적어도 제2 III-V 반도체 서브레이어를 성장시키는 단계를 포함하며, 상기 제1 III-V 반도체 서브레이어 및 상기 적어도 제 2 III-V 반도체 서브레이어가 III-V 반도체 레이어를 형성하는, 상기 III-V 반도체 레이어를 성장시키는 단계;
    상기 III-V 반도체 레이어가 상기 제1 III-V 반도체 레이어의 임계 두께보다 크고 상기 III-V 반도체 레이어의 바닥면에 대한 상기 제2 III-V 반도체 서브레이어의 임계 두께보다 작은 평균 총 두께를 갖도록 형성시키는 단계; 및
    상기 III-V 반도체 레이어의 조성이 상기 III-V 반도체 레이어의 상기 평균 총 두께를 가로질러서 적어도 실질적으로 일정하게끔, 상기 제1 III-V 반도체 서브레이어의 성장 표면으로의 III족 원소의 혼입 순 비율이 상기 적어도 제2 III-V 반도체 서브레이어의 성장 표면으로의 III족 원소의 혼입 순 비율과 적어도 실질적으로 일치하도록 상기 제1 성장조건들 세트 및 상기 제2 성장조건들 세트를 선택하는 단계;를 포함하는 III-V 반도체 레이어를 포함하는 반도체 구조물을 형성하는 방법.
  2. 제1항에 있어서, 상기 제1 성장조건들 세트 및 상기 제2 성장조건들 세트를 선택하는 단계는,
    상기 제1 III-V 반도체 레이어의 상기 성장 표면으로의 상기 III족 원소의 유입 플럭스(flux)와 비교하여 상기 적어도 제2 III-V 반도체 레이어의 상기 성장 표면으로의 상기 III족 원소의 유입 플럭스를 감소시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 제1 III-V 반도체 레이어의 상기 성장 표면으로의 상기 III족 원소의 상기 유입 플럭스와 비교하여 상기 적어도 제2 III-V 반도체 레이어의 상기 성장 표면으로의 상기 III족 원소의 상기 유입 플럭스를 감소시키는 단계는,
    III족 전구체(precursor)의 부분 압력을 감소시키는 단계, 반응기 압력을 감소시키는 단계, 전구체의 유량(flow rate)을 감소시키는 단계, 알킬(alkyl)에 대한 III족 전구체의 비율을 감소시키는 단계, V족 전구체 유량을 증가시키는 단계 및 불활성(inert) 가스 유량을 증가시키는 단계 중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 제1 성장조건들 세트 및 상기 제2 성장조건들 세트를 선택하는 단계는,
    상기 제1 III-V 반도체 레이어의 상기 성장 표면으로의 상기 III족 원소의 탈착(desorption) 플럭스와 비교하여 상기 적어도 제2 III-V 반도체 레이어의 상기 성장 표면으로부터의 상기 III족 원소의 탈착 플럭스를 증가시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 상기 제1 III-V 반도체 레이어의 상기 성장 표면으로의 상기 III족 원소의 상기 탈착 플럭스와 비교하여 상기 적어도 제2 III-V 반도체 레이어의 상기 성장 표면으로부터의 상기 III족 원소의 상기 탈착 플럭스를 증가시키는 단계는,
    기판 성장 온도를 증가시키는 단계, 반응기 성장 압력을 감소시키는 단계, 확산(diffusion) 경계 레이어 두께를 감소시키는 단계, 및 기판 회전 속도를 증가시키는 단계 중 적어도 어느 하나를 더 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 III-V 반도체 레이어가 스트레인(strain) 이완(relaxation)이 실질적으로 없도록 상기 제1 성장조건들 세트 및 상기 제2 성장조건들 세트를 선택하는 단계를 더 포함하는 방법.
  7. 제1항에 있어서,
    인듐 갈륨 질화물(InGaN)의 레이어를 포함하도록 상기 III-V 반도체 레이어를 선택하는 단계를 더 포함하는 방법.
  8. 제1항에 있어서,
    인듐을 포함하도록 상기 III족 원소를 선택하는 단계를 더 포함하는 방법.
  9. 인듐 갈륨 질화물(InGaN) 레이어를 성장시키는 방법으로서,
    제1 InGaN 서브레이어를 제1 성장조건들 세트를 이용하여 상기 제1 InGaN 서브레이어의 임계 두께 이하인 제1 두께로 성장시키는 단계;
    제2 InGaN 서브레이어를 다른 제2 성장조건들 세트를 이용하여 상기 InGaN 레이어의 평균 두께가 상기 제1 InGaN 서브레이어의 상기 임계 두께보다 더 크고 상기 InGaN 레이어의 바닥면에 대한 상기 제2 InGaN 서브레이어의 임계 두께 이하가 되도록 성장시키는 단계; 및
    상기 InGaN 레이어에서 인듐의 농도가 상기 InGaN 레이어의 상기 평균 두께를 가로질러서 적어도 실질적으로 일정하도록, 상기 제1 성장조건들 세트에서 인듐 전구체(precursor)의 유량과 비교하여 상기 인듐 전구체의 감소된 유량, 및 상기 제1 성장조건들 세트에서 반응기 성장 온도와 비교하여 증가된 반응기 성장 온도 중 적어도 하나를 포함하도록 상기 다른 제2 성장조건들 세트를 선택하는 단계;를 포함하는 인듐 갈륨 질화물(InGaN) 레이어를 성장시키는 방법.
  10. 제9항에 있어서,
    상기 InGaN 레이어가 스트레인(strain) 이완(relaxation)이 적어도 실질적으로 없도록 상기 다른 제2 성장조건들 세트를 선택하는 단계를 더 포함하는 방법.
  11. 제9항에 있어서,
    성장 조건들 중 적어도 하나의 추가적인 세트를 이용하여 상기 제2 InGaN 서브레이어 상에 적어도 하나의 추가적인 InGaN 서브레이어를 성장시키는 단계; 및
    상기 InGaN 레이어에서 인듐의 상기 농도가 상기 InGaN 레이어의 상기 평균 두께를 가로질러서 실질적으로 일정하고 상기 InGaN 레이어가 스트레인 이완이 실질적으로 없도록 성장 조건들의 상기 적어도 하나의 추가적인 세트를 선택하는 단계를 더 포함하는 방법.
  12. 제9항에 있어서, 상기 다른 제2 성장조건들 세트를 선택하는 단계는
    상기 제2 InGaN 서브레이어를 성장시키는 동안 분당 5sccm 이하로 인듐 전구체의 유량을 감소시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제9항에 있어서, 상기 다른 제2 성장조건들 세트를 선택하는 단계는
    상기 제2 InGaN 서브레이어를 성장시키는 동안 분당 10℃ 이하의 비율로 반응기 성장 온도를 증가시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
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