JP6074359B2 - Ｉｉｉ−ｖ半導体構造およびｉｉｉ−ｖ半導体構造を形成する方法 - Google Patents

Ｉｉｉ−ｖ半導体構造およびｉｉｉ−ｖ半導体構造を形成する方法 Download PDF

Info

Publication number
JP6074359B2
JP6074359B2 JP2013502650A JP2013502650A JP6074359B2 JP 6074359 B2 JP6074359 B2 JP 6074359B2 JP 2013502650 A JP2013502650 A JP 2013502650A JP 2013502650 A JP2013502650 A JP 2013502650A JP 6074359 B2 JP6074359 B2 JP 6074359B2
Authority
JP
Japan
Prior art keywords
sublayer
ingan
layer
semiconductor
group iii
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013502650A
Other languages
English (en)
Other versions
JP2013524513A (ja
Inventor
リンドウ エド
リンドウ エド
アリーナ シャンタル
アリーナ シャンタル
バートラム ロナルド
バートラム ロナルド
ダッタ ランジャン
ダッタ ランジャン
マハジャン サブハッシュ
マハジャン サブハッシュ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2013524513A publication Critical patent/JP2013524513A/ja
Application granted granted Critical
Publication of JP6074359B2 publication Critical patent/JP6074359B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)

Description

本発明の実施形態は、一般的に、ＩＩＩ−Ｖ半導体構造およびＩＩＩ−Ｖ半導体構造を形成する方法に関する。
＜優先権主張＞
この出願は、「III-V SEMICONDUCTOR STRUCTURES AND METHODS FOR FORMING THE SAME」に関して２０１０年３月２９日に出願された米国特許仮出願第６１／３１８６９３号明細書の出願日の利益を主張する。
例えばＩＩＩヒ化物（例えば、ヒ化インジウムガリウム（ＩｎＧａＡｓ））、ＩＩＩリン化物（例えば、リン化インジウムガリウム（ＩｎＧａＰ））およびＩＩＩ窒化物（例えば、窒化インジウムガリウム（ＩｎＧａＮ））などのＩＩＩ−Ｖ半導体材料は、例えばスイッチング構造（例えば、トランジスタ、その他）、発光構造（例えば、レーザダイオード、発光ダイオード、その他）、受光構造（例えば、導波路、スプリッタ、ミキサ、フォトダイオード、ソーラセル、ソーラサブセル、その他）などの複数の電子デバイス構造および／または微小電気機械システム構造（例えば、加速度計、圧力センサ、その他）で使用されることがある。ＩＩＩ−Ｖ半導体材料を含むそのような電子デバイス構造は、様々な用途で使用されることがある。例えば、そのようなデバイス構造は、１つまたは複数の異なる波長の放射（例えば、可視光）を生成するために使用されることが多い。そのような構造で放射される光は、照明用途に利用されるだけでなく、例えば媒体記憶および検索用途、印刷用途、分光用途、生物学的因子検出用途、および画像投影用途でも使用されることがある。
非限定の例として、ＩｎＧａＮ（ＩＩＩ窒化物材料）の場合には、ＩｎＧａＮ層は、下の基板の上にヘテロエピタキシャルに堆積されることがあり、この基板の結晶格子は、上のＩｎＧａＮ層の結晶格子に整合しないことがある。例えば、ＩｎＧａＮ層は、窒化ガリウム（ＧａＮ）を含む半導体基板上に堆積されることがある。ＧａＮは、およそ３．１８９Åの緩和（すなわち、実質的無歪）面内格子定数を持つことがあり、ＩｎＧａＮ層は、対応するパーセントインジウム含有量に依存して、およそ３．２１Å（インジウム７％、すなわちＩｎ0.07Ｇａ0.93Ｎの場合）、およそ３．２４Å（インジウム１５％、すなわちＩｎ0.15Ｇａ0.85Ｎの場合）、およびおよそ３．２６Å（インジウム２５％、すなわちＩｎ0.25Ｇａ0.75Ｎの場合）の緩和面内格子定数を持つことがある。
より詳細には、ＩｎＧａＮ層は、初期に下の基板に対して「擬似形態学的に」成長して、ＩｎＧａＮ層の格子定数は、ＩｎＧａＮ層が成長する下の基板の格子定数に実質的に整合させられる（例えば、原子間力によって強制される）ことがある。ＩｎＧａＮ層と下の基板（例えば、ＧａＮ）の間の格子不整合は、ＩｎＧａＮ層の結晶格子に歪みを引き起こすことがあり、この引き起こされた歪みは、ＩｎＧａＮ層の厚さが厚くなるにつれて大きくなることがある。ＩｎＧａＮの厚さが、継続する成長と共に厚くなるにつれて、ＩｎＧａＮ層の歪みは大きくなり、遂には、一般に「臨界厚さ」と呼ばれる厚さで、ＩｎＧａＮ層は最早擬似形態学的に成長しなくなり歪みが緩和されることがある。ＩｎＧａＮ層の歪み緩和は、ＩｎＧａＮ層の結晶格子の品質劣化をもたらすことがある。例えば、ＩｎＧａＮ層の結晶品質のそのような劣化には、結晶欠陥（例えば、転位）の形成、ＩｎＧａＮ層表面の荒れ、および／または不均質材料組成の領域の形成があることがある。
その上、歪み緩和の開始と同時に、ＩｎＧａＮ層は、より多くのインジウムを組み込むことがある。言い換えると、一定の成長条件の下で、ＩｎＧａＮ層の表面からＩｎＧａＮ層へ組み込まれるインジウムのパーセント値が大きくなって、ＩｎＧａＮ層の厚さにわたってＩｎＧａＮ層中のインジウム濃度が不均一になることがある。その上、ＩｎＧａＮ層中のインジウム濃度の増加は、追加の歪み緩和の開始を助長することがあり、この追加の歪み緩和は、ＩｎＧａＮ層の結晶品質のさらなる劣化を引き起こすことがある。
Pereira et al., Applied Physics Letters, 81 7 1207 2002, "Structural And Optical Properties Of InGaN/GaN layers Close To The Critical Layer Thickness" Pereira et al., Applied Physics Letters, 80 21 3913 2002, "Strain And Composition Distribution In Wurtzite InGaN/GaN Layers Extracted From X-Ray Reciprocal Space Mapping" Holec et al., Journal of Crystal Growth, 303 314 2007, "Critical Thickness Calculations For InGaN/GaN" R.I.Masel, 1996, "Principles of adsorption and reaction on solid surfaces" John Wiley & Sons P. Atkins, 1998, "Physical Chemistry", Oxford University Press I.N.Levine, "Physical Chemistry", 1995, McGraw-Hill, Inc. R.B.Bird et al., "Transport Phenomena", 1960, John Wiley & Sons
本発明の様々な実施形態は、一般的に、ＩＩＩ−Ｖ半導体構造およびそのようなＩＩＩ−Ｖ半導体構造を形成する方法に関する。例えば、いくつかの実施形態で、本発明は、窒化インジウムガリウム（ＩｎＧａＮ）構造およびＩｎＧａＮ構造を形成する方法を含む。
この概要は、本発明のいくつかの実施形態例のうちのどの概念が以下の詳細な説明でさらに説明されるかという概念の選択を単純化して紹介するために提供される。この概要は、特許請求される内容の重要な特徴および本質的な特徴を識別するように意図されていないし、また特許請求される内容の範囲を限定するために使用されるようにも意図されていない。
いくつかの実施形態では、本発明は、ＩＩＩ−Ｖ半導体層を含む半導体構造を形成する方法を含んでいる。ＩＩＩ−Ｖ半導体層は、第１の組の成長条件を使用して第１のＩＩＩ−Ｖ半導体副層を成長させ、さらに第１の組の成長条件と異なる第２の組の成長条件を使用して第１のＩＩＩ−Ｖ半導体副層の上に少なくとも第２のＩＩＩ−Ｖ半導体副層を成長させることによって成長されることがあり、第１のＩＩＩ−Ｖ半導体副層と前記少なくとも第２のＩＩＩ−Ｖ半導体副層とがＩＩＩ−Ｖ半導体層を形成している。ＩＩＩ−Ｖ半導体層は、第１のＩＩＩ−Ｖ半導体層の臨界厚さよりも厚くかつ第２のＩＩＩ−Ｖ半導体副層の臨界厚さよりも薄い平均全厚さを持つように形成されることがある。ＩＩＩ−Ｖ半導体層の組成がＩＩＩ−Ｖ半導体層の平均全厚さにわたって少なくとも実質的に一定であるように、第１のＩＩＩ−Ｖ半導体副層の成長表面へのＩＩＩ族元素の正味組込み率が、前記少なくとも第２のＩＩＩ−Ｖ半導体副層の成長表面へのＩＩＩ族元素の正味組込み率に少なくとも実質的に等しくなるように、第１の組の成長条件および第２の組の成長条件は選ばれることがある。
追加の実施形態では、本発明は、窒化インジウムガリウム（ＩｎＧａＮ）層を成長させる方法を含んでいる。第１のＩｎＧａＮ副層は、第１の組の成長条件を利用して、第１のＩｎＧａＮ副層の臨界厚さ以下の第１の厚さに成長されることがある。第２のＩｎＧａＮ副層は、ＩｎＧａＮ層の平均厚さが第１のＩｎＧａＮ副層の臨界厚さよりも厚くかつ第２のＩｎＧａＮ副層の臨界厚さ以下であるように、異なる第２の組の成長条件を利用して成長されることがある。異なる第２の組の成長条件は、ＩｎＧａＮ層中のインジウム濃度がＩｎＧａＮ層の平均厚さにわたって少なくとも実質的に一定であるように、第１の組の成長条件でのインジウム前駆物質の流量に比べてインジウム前駆物質の減少した流量および第１の組の成長条件での反応炉成長温度に比べて高くなった反応炉成長温度のうちの少なくとも１つを含むように選ばれることがある。
本発明の様々な実施形態は、また、本明細書で説明される方法によって形成された構造を含むことがある。例えば、さらに他の実施形態で、本発明は窒化インジウムガリウム（ＩｎＧａＮ）層を含み、このＩｎＧａＮ層は、第１のＩｎＧａＮ副層と、第１のＩｎＧａＮ副層の上に配置された少なくとも第２のＩｎＧａＮ副層とを含む。ＩｎＧａＮ層の全厚さは、第１のＩｎＧａＮ副層の厚さと前記少なくとも第２のＩｎＧａＮ副層の厚さの和に等しく、さらにＩｎＧａＮ層の全厚さは、第１のＩｎＧａＮ副層の臨界厚さよりも厚くかつ前記少なくとも第２のＩｎＧａＮ副層の臨界厚さよりも薄い。
他の例として、本発明の追加の実施形態は、第１の窒化インジウムガリウム（ＩｎＧａＮ）副層の臨界厚さ以下の厚さを有する第１のＩｎＧａＮ副層と、第１のＩｎＧａＮ副層上に配置された第２のＩｎＧａＮ副層とを含むＩｎＧａＮ層を含む。ＩｎＧａＮ層の厚さは、第１のＩｎＧａＮ副層の臨界厚さよりも厚く、かつ第２のＩｎＧａＮ副層の厚さは、第２のＩｎＧａＮ副層の臨界厚さ以下である。第１のＩｎＧａＮ副層中のインジウム濃度は、第２のＩｎＧａＮ副層中のインジウム濃度に少なくとも実質的に等しい。
本発明の実施形態のさらなる態様、詳細、および要素の代替的組合せは、次の詳細な説明から明らかになるであろう。
本発明は、本発明の実施形態例についての次の詳細な説明を参照することによってより完全に理解することができ、これらの実施形態は添付の図に示されている。
複数のＩｎＧａＮ副層を含むＩｎＧａＮ層を成長させるために使用されることがある本発明の実施形態を模式的に示す図である。 複数のＩｎＧａＮ副層を含むＩｎＧａＮ層を成長させるために使用されることがある本発明の実施形態を模式的に示す図である。 複数のＩｎＧａＮ副層を含むＩｎＧａＮ層を成長させるために使用されることがある本発明の実施形態を模式的に示す図である。 複数のＩｎＧａＮ副層を含むＩｎＧａＮ層を成長させるために使用されることがある本発明のさらに他の実施形態を模式的に示す図である。 複数のＩｎＧａＮ副層を含むＩｎＧａＮ層を成長させるために使用されることがある本発明のさらに他の実施形態を模式的に示す図である。 ＩｎＧａＮ層の成長表面に入ってくるインジウム束を変えながらＩｎＧａＮ層を成長させる本発明の実施形態を模式的に示す図である。 ＩｎＧａＮ層の成長表面に入ってくるインジウム束を変えながらＩｎＧａＮ層を成長させる本発明の実施形態を模式的に示す図である。 ＩｎＧａＮ層の成長表面からのインジウムの脱離束を変えながらＩｎＧａＮ層を成長させる本発明の実施形態を模式的に示す図である。 ＩｎＧａＮ層の成長表面からのインジウムの脱離束を変えながらＩｎＧａＮ層を成長させる本発明の実施形態を模式的に示す図である。 ＩｎＧａＮ層を成長させる以前から知られた方法の実験結果を示す図である。 ＩｎＧａＮ層を成長させる以前から知られた方法の実験結果を示す図である。 本発明の実施形態を使用して成長された窒化インジウムガリウム層の実験結果を示す図である。 本発明の実施形態を使用して成長された窒化インジウムガリウム層の実験結果を示す図である。
本明細書に表される説明図は、任意の特定の材料、デバイス、または方法の実際の図であるように意図されておらず、本発明の実施形態を説明するために使用される単に理想化された図に過ぎない。
見出しは、どのような意図された限定もなくただはっきりさせるためだけに、本明細書で使用される。複数の参考文献が本明細書で引用される。引用された参考文献は、本明細書でどのように特徴付けられるかにかかわらず、本明細書の主題の特許請求の発明に対する先行技術としてどれも認められない。
本明細書で使用されるときに、「ＩＩＩ−Ｖ半導体」という用語は、周期律表のＩＩＩＡ族の１つまたは複数の元素（Ｂ、Ａｌ、Ｇａ、ＩｎおよびＴｉ）と周期律表のＶＡ族の１つまたは複数の元素（Ｎ、Ｐ、Ａｓ、Ｓｂ、およびＢｉ）とから少なくとも主に構成された任意の半導体材料を意味し、また含む。
本明細書で使用されるときに、「窒化インジウムガリウム」および「ＩｎＧａＮ」という用語は、ＩｎxＧａ1-xＮの組成を持った、窒化インジウム（ＩｎＮ）と窒化ガリウム（ＧａＮ）の合金を意味し、ここで０＜ｘ≦１である。
本明細書で使用されるときに、「副層」という用語は、材料の比較的大きな単一層の層部分を意味する。
本明細書で使用されるときに、「最終副層」という用語は、複数の副層が堆積された半導体基板から最も遠位の副層を意味する。
本明細書で使用されるときに、「最後から二番目の副層」という用語は、複数の副層の最終副層の下の隣接する副層を意味する。
本明細書で使用されるときに、「臨界厚さ」という用語は、その厚さで、またその厚さを超えると、擬似格子整合型成長が終わり半導体材料層の歪みが緩和される、半導体材料層の平均全厚さを意味する。
本明細書で使用されるときに、「成長表面」という用語は、半導体基板、層または副層を追加して成長させることができる半導体基板、層または副層の任意の表面を意味する。
本明細書で使用されるときに、「実質的に」という用語は、当技術分野で通常考えられる任意の不完全を除いて完全な結果を意味するように本明細書で使用される。
本発明の実施形態は、広い範囲のＩＩＩ−Ｖ半導体材料に適用されることがある。例えば、本発明の実施形態の方法および構造は、二元、三元、四元および五元形態のＩＩＩ窒化物、ＩＩＩヒ化物、ＩＩＩリン化物、およびＩＩＩアンチモン化合物に適用可能である。特定の用途は、窒化インジウムガリウム（ＩｎＧａＮ）などのインジウム含有ＩＩＩ族窒化物半導体の成長に関する。したがって、限定でなく簡潔さと便宜のためだけに、次の説明および図は、ＩＩＩ窒化物の共通の特性、特にＩｎＧａＮの特性を示している。
ＩＩＩ窒化物材料系での実験によって、臨界厚さを超えた厚さにヘテロエピタキシャル成長されたＩｎＧａＮ層は、歪みが緩和されて、格子不整合に起因する結晶格子の歪みを軽減することがあることが実証される。ＩｎＧａＮ層の歪み緩和の開始と同時に、より多くのインジウムが組み込まれるようになることがあり、これによって、ＩｎＧａＮ層の厚さにわたってインジウムの不均一な濃度プロファイルが生じることがある。例えば、ＩｎＧａＮ層は、この層の成長表面のすぐ近くにインジウムのより大きなパーセント値を含むことがある。ＩｎＧａＮ層中のそのような不均一インジウム組成は、少なくともいくつかの用途で望ましくないことがある。
また実験によって、ＩｎＧａＮ層の歪み緩和はまたＩｎＧａＮ層の成長表面の荒れを引き起こす可能性があることが実証される。そのような表面の荒れは、ＩｎＧａＮ層を使用する半導体デバイスの生産にとって妨げになることがある。さらに、実験によって、ＩｎＧａＮ層の歪み緩和は結晶材料の欠陥密度の増加を引き起こすことがあることが実証されている。そのような欠陥には、例えば、転位および不均質組成の領域（すなわち、相分離領域）があることがある。
図１Ａを参照すると、半導体構造１００は、半導体基板１０２を含むように製作されるか、そうでなければ用意されることがある。半導体基板１０２は半導体材料１０４を含むことがあり、半導体材料１０４は、以下でさらに詳細に説明されるように、ＩｎＧａＮ層などのＩＩＩ−Ｖ半導体層の製作の一部として半導体基板上に半導体材料の１つまたは複数の追加の副層を形成する際に使用されるシード層として使用されることがある。
図１Ａに示されるように、半導体材料１０４の層が基板１０６に付けられ支持されることがある。しかし、いくつかの実施形態では、半導体材料１０４は、基板１０６または任意の他の材料の上に配置されない、または基板１０６または任意の他の材料によって支持されない半導体材料の独立したバルク層を含むことがある。
いくつかの実施形態では、半導体材料１０４の層は、半導体材料のエピタキシャル層を含むことがある。限定としてではなく例として、半導体材料１０４の層は、ＩＩＩ−Ｖ半導体材料のエピタキシャル層を含むことがある。例えば、半導体材料１０４の層は、ＧａＮのエピタキシャル層またはＩｎＧａＮのエピタキシャル層を含むことがある。
基板１０６は、例えば、酸化アルミニウム（Ａｌ2Ｏ3）（例えば、サファイア）、酸化亜鉛（ＺｎＯ）、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ヒ化ガリウム（ＧａＡｓ）、没食子酸リチウム（ＬｉＧａＯ2）、アルミ酸リチウム（ＬｉＡｌＯ2）、酸化イットリウムアルミニウム（Ｙ3Ａｌ5Ｏ12）、または酸化マグネシウム（ＭｇＯ）のような材料を含むことがある。
随意選択的に、半導体材料の他の層などの材料の１つまたは複数の中間層（図示せず）が、半導体材料１０４の層と基板１０６の間に配置されることがある。材料のそのような中間層は、半導体材料１０４の層を基板１０６の上に直接形成することが困難または不可能であるとき行われるかもしれないように、例えば、基板の上に半導体材料１０４の層を形成するためのシード層として、または半導体材料１０４の層を基板１０６に接合するための接合層として使用されることがある。その上、半導体材料１０４が極性である場合には、半導体材料１０４の層を基板１０６に接合することが望ましいことがある。そのような実施形態では、接合プロセスは、極性半導体材料の極性を変えるために利用されることがある。
本明細書で図は、一定の比率で拡大して描かれておらず、実際は、半導体材料１０４の層は、基板１０６に比べて比較的薄いことがある。
図１Ａに示された半導体構造１００を形成するために、半導体材料１０４の層は、基板１０６の主表面上にエピタキシャル成長されるか、そうでなければ形成または用意されることがある。当技術分野で知られている様々な方法のどれでも使用して、半導体材料１０４の層の転移密度を減少させることができる。そのような方法には、例えば、エピタキシャル横方向オーバーグロース法（ＥＬＯ）、ＰＥＮＤＥＯエピタキシ法、インサイチュマスク法などがある。半導体材料１０４の層は、例えば、有機金属化学気相成長法（ＭＯＣＶＤ）、分子線エピタキシ（ＭＢＥ）または水素化物蒸気相エピタキシ（ＨＶＰＥ）を使用して堆積させることができる。
図１Ｂは、半導体基板１０２と、半導体材料１０４を覆うＩＩＩ−Ｖ半導体層１１６とを含む半導体構造１１０を示す。非限定の例として、ＩＩＩ−Ｖ半導体層１１６は、ＩｎＧａＮ層を含むことがある。ＩＩＩ−Ｖ半導体層１１６は、複数の副層にさらに分割されることがある。例えば、図１Ｂに示されるように、ＩＩＩ−Ｖ半導体層１１６は、半導体基板１０２上に配置された最初の第１の副層１１２を含むことがある。第１の副層１１２は、第１の組の成長条件を利用して第１の厚さ（Ｄ1）に成長されることがある。
本発明のいくつかの実施形態では、ＩＩＩ−Ｖ半導体層１１６は、複数の異なる組の成長条件を利用して成長され重ねて配置された複数の副層を含むことがある。ＩＩＩ−Ｖ半導体層の平均全厚さ（Ｄ0）は、複数の副層の厚さの和に等しいことがある。言い換えると、全ての副層の厚さの和は、ＩＩＩ−Ｖ半導体層の平均全厚さ（Ｄ0）に等しいことがある。図１Ｂは、ＩＩＩ−Ｖ半導体層１１６の成長の初期段階を示し、したがって形成されるべきＩＩＩ−Ｖ半導体層１１６の一部だけが示されている。図１Ｂに示されたＩＩＩ−Ｖ半導体層１１６の一部は、第１の副層１１２を含む。したがって、ＩＩＩ−Ｖ半導体層１１６の初期成長段階では、ＩＩＩ−Ｖ半導体層の平均全厚さ（Ｄ0）は、第１の副層１１２の平均厚さ（Ｄ1）に等しい。
より詳細には、第１の副層１１２は、例えば、有機金属化学気相成長法（ＭＯＣＶＤ）、分子線エピタキシ（ＭＢＥ）または水素化物蒸気段階エピタキシ（ＨＶＰＥ）のような方法を利用して、半導体基板１０２の上に、または半導体基板１０２の成長表面１０８に成長されることがある。本発明のいくつかの実施形態では、半導体基板１０２は、半導体材料１０４を含むことがあり、この半導体材料１０４は、第１の副層１１２と格子定数不整合であることがある。言い換えると、歪み緩和状態の半導体材料１０４の少なくとも１つの格子定数は、歪み緩和状態の第１の副層１１２の少なくとも１つの格子定数と異なることがある。例えば、本発明のいくつかの実施形態では、半導体材料１０４は、例えばＧａＮあるいは第１の副層１１２のインジウム濃度に比べてインジウム濃度が異なるＩｎＧａＮなどのＩＩＩ−Ｖ半導体を含むことがある。半導体材料１０４と第１の副層１１２の間の格子定数のそのような不整合は、第１の副層１１２に格子歪みを引き起こすことがある。
ＩＩＩ−Ｖ半導体層１１６の平均全厚さ（Ｄ0）が、継続する成長と共に厚くなるにつれて、第１の副層１１２の格子歪みは大きくなる可能性がある。本発明の方法のいくつかの実施形態で、第１の副層１１２の平均全厚さ（Ｄ1）は、第１の副層１１２の第１の臨界厚さ（ＤC1）以下であるように選ばれることがある。
第１の副層１１２の臨界厚さは、例えば第１の副層１１２の組成（例えば、第１の副層１１２中のインジウムのパーセント値）、第１の副層１１２の成長に利用された成長パラメータ、および第１の副層１１２と第１の副層１１２が成長する下の半導体層１０２との間の格子不整合の程度を含めて複数のパラメータに依存することがある。
ＩＩＩ−Ｖ半導体層、特にＩｎＧａＮ層の臨界厚さに関するさらなる詳細は、非特許文献１、２、および３の雑誌発表に見ることができる。
図１Ｂに示されるように、第１の副層１１２の平均全厚さ（Ｄ1）は、第１の副層１１２の第１の臨界厚さ（ＤC1）よりも薄いことがある。しかし、最初の第１の組の成長条件（これは、第１の副層１１２を形成している間一定に保たれることがある）を維持している間に第１の副層１１２の厚さが最初の臨界厚さを超えて厚くなると（すなわち、Ｄ1＞ＤC1）、第１の副層１１２の歪みが十分に大きくなって、歪み緩和および第１の副層１１２での欠陥形成を引き起こすことがある。
図１Ｃは、半導体基板１０２およびＩＩＩ−Ｖ半導体層１１６を含む半導体構造１２０を示す。例えば上述のようなＩｎＧａＮ層であることがあるＩＩＩ−Ｖ半導体層１１６は、第１の副層１１２と次の第２の副層１１８を含むことがある。第２の副層１１８は第２の組の成長条件を利用して成長されることがあり、この第２の組の成長条件は、第１の副層１１２を形成するために使用された第１の組の成長条件と少なくとも１つの態様が異なり、第２の副層１１８の平均厚さ（Ｄ2）が、最初の臨界厚さ（ＤC1）よりも厚くかつ第２の副層１１８（およびＩｎＧａＮ層１１６）の次の第２の臨界厚さ（ＤC2）以下のＩＩＩ−Ｖ半導体層１１６の平均全厚さ（Ｄ0）になるように、選ばれることがある。
より詳細には、第２の副層１１８は、第１の副層１１２の成長表面１０８’上に成長されることがある。第２の副層１１８は、先に説明された成長法（例えば、ＭＢＥ、ＭＯＣＶＤ、またはＨＶＰＥ）を利用して成長されることがある。第２の副層１１８（Ｄ2）は、ＩＩＩ−Ｖ半導体層１１６の平均全厚さ（Ｄ0）が厚くなって最初の臨界厚さ（ＤC1）よりも厚くなるような厚さまで成長されることがある。第２の副層１１８を形成するために使用される第２の組の成長条件は、ＩＩＩ−Ｖ半導体層１１６の平均全厚さ（Ｄ0）が第１の臨界厚さ（ＤC1）を超えて厚くなるときにＩＩＩ−Ｖ半導体層１１６が歪み緩和を実質的に妨げられるように選ばれることがある。
ＩＩＩ−Ｖ半導体層１１６の平均全厚さ（Ｄ0）が、第２の組の成長条件を利用して継続される成長で厚くなるにつれて、第２の副層１１８中の格子歪みはさらに大きくなることがある。本発明の方法のいくつかの実施形態で、第２の副層１１８の厚さ（Ｄ2）は、ＩＩＩ−Ｖ半導体層１１６の平均全厚さ（Ｄ0）が第２の副層１１８（およびＩＩＩ−Ｖ半導体層１１６）の次の第２の臨界厚さ（ＤC2）以下になるように選ばれることがある。
図１Ｃに示されるように、ＩＩＩ−Ｖ半導体層１１６の平均全厚さ（Ｄ0）は、最初の第１の臨界厚さ（ＤC1）よりも厚くかつ次の第２の臨界厚さ（ＤC2）よりも薄いことがある。しかし、第２の組の成長条件を維持している間にＩＩＩ−Ｖ半導体層１１６の平均全厚さ（Ｄ0）が第２の臨界厚さを満たすか超えるように、第２の副層１１８の厚さが厚くなれば、ＩＩＩ−Ｖ半導体層１１６中の格子歪みは十分に大きくなって、ＩＩＩ−Ｖ半導体層１１６の歪み緩和およびＩＩＩ−Ｖ半導体層１１６での関連した欠陥の形成を引き起こすだろう。
第２の副層１１８が形成されるときにＩＩＩ族元素が第２の副層１１８中へ組み込まれる正味の率が、第１の組の成長条件を使用して第１の副層１１２が形成されるときにＩＩＩ族元素が第１の副層１１２中へ組み込まれる正味の率に実質的に等しくなるように選ばれた第２の組の成長条件を利用して、第２の副層１１８は、成長されることがある。したがって、本発明の実施形態は、実質的に一様な組成を含むＩＩＩ−Ｖ半導体層を実現する方法を含むことがある。ＩＩＩ族元素は、インジウム、アルミニウムおよびガリウムの中の１つまたは複数を含むことがあり、また本発明の実施形態は、ＩＩＩ−Ｖ半導体層の厚さにわたって少なくとも実質的に一定濃度のＩＩＩ族元素を含むＩＩＩ−Ｖ半導体層を提供することができ、また歪み緩和およびそのような歪み緩和に関連した欠陥が実質的に無いＩＩＩ−Ｖ半導体層を提供することができる。
より詳細には、ＩＩＩ族元素が成長表面からＩＩＩ−Ｖ半導体層の副層に組み込まれる正味の率は、例えば、成長表面へのＩＩＩ族元素の流入束と、成長表面からのＩＩＩ族元素の脱離束とを含めて複数の要素に依存することがある。したがって、ＩＩＩ−Ｖ半導体層１１６の平均全厚さ（Ｄ0）が厚くなるときに、ＩＩＩ族元素が成長表面からＩＩＩ−Ｖ半導体層中へ組み込まれる正味の率を維持するために、本発明の実施形態は、成長表面へのＩＩＩ族元素の流入束を調整すること（例えば、選択的制御）、および／または成長表面からのＩＩＩ族元素の脱離束を調整すること（例えば、選択的制御）を含むことがある。
本発明のいくつかの実施形態では、第２の組の成長条件の選択は、第１の副層１１２形成中の成長表面１０８へのＩＩＩ族元素の流入束に比べて、第２の副層１１８形成中の成長表面１０８’へのＩＩＩ族元素の流入束を減らすことを含むことがある。理論によって制限されることなく、成長表面へのＩＩＩ族元素の流入束を減らすことは、相互作用に使用できるＩＩＩ族元素種の数に影響を及ぼすことがある。ＩＩＩ−Ｖ半導体層１１６の成長表面へのＩＩＩ族元素の流入束を減らすことによって、成長するＩＩＩ−Ｖ半導体層１１６中へＩＩＩ族元素が組み込まれる正味の率は、ＩＩＩ−Ｖ半導体層の平均全厚さ（Ｄ0）が厚くなるときに、少なくとも実質的に一定に維持されることがある。
成長表面１０８’へのＩＩＩ族元素の流入束を減らすことは、例えば、ＩＩＩ−Ｖ半導体層１１６が形成される反応炉内のＩＩＩ族元素前駆物質の分圧を下げること、この反応炉内の反応炉圧力を下げること、反応炉を流れるＩＩＩ族元素前駆物質流量を減らすこと、反応炉内のＩＩＩ族元素前駆物質のアルキルに対する比を減らすこと、反応炉を流れるＶ族前駆物質流量を増やすこと、および反応炉を流れる不活性ガス流量を増やすことの中の１つまたは複数をさらに含むことがある。ＩＩＩ族元素の流入束を減らすそのような方法は、物理化学の分野で知られており、そのような方法に関するさらなる詳細は、例えば、非特許文献４、５、６、および７の刊行物を含めて複数の参照刊行物に見出すことができる。
本発明の次の非限定の実施形態例は、ＩＩＩ族元素をその成長表面からＩＩＩ−Ｖ半導体層中へ組み込む率を実質的に一定に保つ方法を説明している。限定でなくただ簡潔さと便宜のためだけに、次の説明および図は、ＩｎＧａＮを含むＩＩＩ−Ｖ半導体層およびインジウムを含むＩＩＩ族元素に関している。しかし、次の説明はまた、上述のＩＩＩ−Ｖ半導体材料およびＩＩＩ族元素の範囲に適用される可能性があることは認識されたい。
図３Ａは、本発明のいくつかの方法の非限定の実施形態例を示し、この実施形態は、成長表面へのインジウムの流入束を減らすことによってＩＩＩ−Ｖ半導体層１１６の成長表面へのＩＩＩ族元素インジウムの組込み率を維持するために、使用することができる。図３Ａは、成長時間と、ＩｎＧａＮ組成と、ＩＩＩ−Ｖ半導体層１１６の成長表面へのインジウムの流入束との関係を示すグラフ３００を含んでいる。線３０２は、成長表面に入ってくるインジウム束の変化を成長時間の関数として表し、一方で、線３０４は、成長表面のＩｎＧａＮ層１１６の組成を成長時間の関数として表している。
より詳細には、グラフ３００の領域３０６は、第１の組の成長条件を利用して第１の副層１１２（例えば、最初のＩｎＧａＮ副層）を形成するための成長期間を示す。この非限定の例に示されるように、成長表面へのインジウムの流入束は、第１の副層１１２を形成するために使用される成長期間にわたって一定であることがあり、第１の副層１１２の成長表面の組成は、また、第１の副層１１２の厚さにわたって組成が少なくとも実質的に一定であるように、第１の副層１１２の成長中実質的に一定であることがある。
グラフ３００の領域３０８は、第１の副層１１２を形成するために使用された第１の組の成長条件と異なる第２の組の成長条件を利用して第２の副層１１８（例えば、次のＩｎＧａＮ副層）を形成するための成長期間を示す。この非限定の例に示されるように、ＩｎＧａＮ層１１６の平均全厚さが線３１０で表される時間に最初の臨界厚さ（ＤC1）に達した後で、成長表面１０８’へのインジウムの流入束は、所望の減少率で減らされることがある。しかし、ＩｎＧａＮ層１１６の成長表面１０８’へのインジウムの流入束が減少するときに、ＩｎＧａＮ層のＩｎＧａＮ組成は、線３０４で表されるように、実質的に一定のままであることがある。ＩｎＧａＮ層の成長表面１０８’へのインジウムの流入束が減少するときに、第２の副層１１８の成長は、長くとも、ＩｎＧａＮ層の厚さが線３１２で表される時間に次の臨界厚さ（ＤC2）に等しくなるまで継続し、この時に成長が終わることがある。
上で概説されたように、本発明のいくつかの実施形態では、第２の組の成長条件の選択は、インジウム前駆物質流量を減らしてＩｎＧａＮ層の成長表面へのインジウムの流入束を減らすことを含むことがある。
より詳細には、ＩｎＧａＮ層１１６の成長表面へのインジウム前駆物質の流れは、ＩｎＧａＮ層の成長表面で相互作用に使用できるインジウム種の流入束に影響を及ぼすことがある。したがって、インジウム前駆物質流量を減らすことによって、ＩｎＧａＮ層１１６の成長表面へのインジウム種の流入束の対応した減少を達成することができ、さらに、インジウムがＩｎＧａＮ層１１６に組み込まれる率を少なくとも実質的に一定に維持することができる。いくつかの実施形態では、減少したインジウム前駆物質流量の選択は、毎分約５ｃｃ以下の減少率、毎分約３ｃｃ以下の減少率、またはさらに毎分約１ｃｃ以下の減少率でインジウム流量を減らすことを含むことがある。
本発明のいくつかの実施形態の非限定の例として、図３Ｂは、成長時間と、ＩｎＧａＮ組成と、インジウム前駆物質の流量との関係を示すグラフ３１４を示している。線３１６は、前駆物質流量を成長時間の関数として表し、一方で、線３１８は、ＩｎＧａＮ層１１６の組成をＩｎＧａＮ層１１６の成長時間の関数として表している。
より詳細には、グラフ３１４の領域３２０は、第１の組の成長条件を利用して第１の副層１１２（例えば、最初のＩｎＧａＮ副層）を形成するために使用される成長期間を示す。インジウム前駆物質流量３１６は、第１の副層１１２を形成するための成長期間３２０にわたって一定であり、ＩｎＧａＮ組成は、また、第１の副層１１２の厚さにわたって実質的に一定である。
グラフ３１４の領域３２２は、第２の副層１１８（例えば、次のＩｎＧａＮ副層）を形成するための成長期間を示す。この非限定の例に示されるように、第１の副層１１２の厚さが、線３２４で表された時間に最初の臨界厚さ（ＤC1）に達した後で、インジウム前駆物質流量３１６は、選ばれた減少率で減らされることがある。しかし、インジウム前駆物質流量が減少するときに、ＩｎＧａＮ層のＩｎＧａＮ組成は、線３１６で表されるように、少なくとも実質的に一定のままであることがある。インジウム前駆物質流量が減少するときに、第２の副層１１８の成長は、長くとも、ＩｎＧａＮ層の厚さが線３２６で表される時間に第２の臨界厚さ（ＤC2）に達するまで継続し、この時点で成長が終わることがある。
ＩｎＧａＮ層１１６を形成するためのインジウム前駆物質は、例えば、トリメチルインジウム（ＴＭＩ）および／またはトリエチルインジウム（ＴＥＩ）を含むことがある。最初の成長条件でのインジウム前駆物質の流量は、例えば、毎分約６０から約１００ｃｃに及ぶ範囲の流量を含むことがある。より詳細には、第２の組の成長条件中のインジウム前駆物質の流量は、例えば、毎分約４０から８０ｃｃに及ぶ流量範囲を含むことがある。第２の組の成長条件中の前駆物質流量の減少率は、例えば、１分当たり毎分約０．５から１０ｃｃに及ぶ範囲の減少率を含むことがある。
本発明のいくつかの実施形態では、第２の組の成長条件の選択は、ＩｎＧａＮ層１１６の成長表面からのインジウムの脱離束を増やすことをさらに含む。理論によって制限されることなく、成長表面からのインジウムの脱離束を増やすことで、ＩｎＧａＮ層の平均全厚さが厚くなるときにＩｎＧａＮ層がより多くのインジウムを組み込むことができなくなることがある。したがって、成長表面１０８’からのインジウムの脱離束を増やすことによって、ＩｎＧａＮ層１１６の平均全厚さが厚くなるときに、ＩｎＧａＮ層１１６の成長表面への正味のインジウム組込み率が、少なくとも実質的に一定に維持されるようになることがある。
成長表面１０８’からのインジウムの脱離束を増やすことは、例えば、基板成長温度を高くすること、反応炉成長圧力を下げること、拡散境界層厚さを減らすこと、および基板回転速度を上げること（例えば、回転円板型反応炉（ＲＤＲ）を利用するとき）の中の１つまたは複数をさらに含むことがある。インジウムの流入束を減らすこれらの方法は、物理化学の分野では知られており、さらなる詳細は、先に特定された参照公表文献に見出すことができる。
図４Ａは、成長表面１０８’からのインジウムの脱離束を増やすことによってＩｎＧａＮ層１１６へのインジウムの正味組込み率を少なくとも実質的に一定に維持する本発明のいくつかの方法の非限定の実施形態例を示している。図４Ａは、成長時間と、ＩｎＧａＮ組成と、成長表面１０８’からのインジウムの脱離束との関係を示すグラフ４００を示している。線４０２は、成長表面からのインジウム脱離束を成長時間の関数として表し、一方で、線４０４は、ＩｎＧａＮ層の組成を成長時間の関数として表している。
より詳細には、グラフ４００の領域４０６は、第１の組の成長条件を利用して第１の副層１１２（例えば、最初のＩｎＧａＮ副層）を形成するために使用される成長期間を示す。この非限定の例に示されるように、成長表面からのインジウムの脱離束は、第１の副層１１２を形成するために使用される成長期間の間中ずっと一定であることがあり、ＩｎＧａＮ組成は、また、第１の副層１１２の厚さにわたって一定であることがある。
グラフ４００の領域４０８は、異なる第２の組の成長条件を利用して第２の副層１１８（例えば、次のＩｎＧａＮ副層）を形成するために使用される成長時間を示す。この非限定の例に示されるように、ＩｎＧａＮ層１１６の成長表面からのインジウムの脱離束は、線４１０で表される時間にＩｎＧａＮ層１１６の平均全厚さ（Ｄ0）が第１の臨界厚さ（ＤC1）に達した後で、選ばれた増加率で増加する。しかし、ＩｎＧａＮ層１１６の成長表面からのインジウムの脱離束が増加するときに、ＩｎＧａＮ層のＩｎＧａＮ組成は、線４０４で表されるように、少なくとも実質的に一定のままであることがある。ＩｎＧａＮ層の成長表面からのインジウムの脱離束が増加するときに、第２の副層１１８の成長は、長くとも、平均全ＩｎＧａＮ層厚さ（Ｄ0）が線４１２で表される時間に第２の臨界厚さ（ＤC2）に等しくなるまで継続し、この時に成長が終わることがある。
上で概説されたように、本発明のいくつかの実施形態では、第２の組の成長条件の選択は、ＩｎＧａＮ層１１６の成長表面からのインジウムの脱離束を増やすために基板成長温度を高くすることを含むことがある。
より詳細には、基板成長温度を高くすることによって、ＩｎＧａＮ層１１６の成長表面からのインジウムの脱離束が増えることがある。したがって、基板成長温度を高くすることによって、成長表面１０８’からのインジウムの脱離束の対応した増加を達成することができ、さらにＩｎＧａＮ層１１６の厚さが厚くなるときに、成長するＩｎＧａＮ層１１６へのインジウム組込み率を少なくとも実質的に維持することができる。いくつかの実施形態では、基板成長温度が所望の率で高くなるように第２の組の成長条件を選ぶことは、毎分約０．５℃以下の上昇率、毎分約２℃以下の上昇率、またはさらに毎分約１０℃以下の上昇率で基板成長温度を高くすることを含むことがある。
本発明のいくつかの実施形態の非限定の例として、図４Ｂは、成長時間と、ＩｎＧａＮ組成と、基板成長温度との関係を示すグラフ４１４を示している。線４１６は、基板成長温度を成長時間の関数として表し、一方で、線４１８は、ＩｎＧａＮ層の組成を成長時間の関数として表している。
より詳細には、グラフ４００の領域４２０は、第１の組の成長条件を利用して第１の副層１１２を成長させるための成長期間を示す。基板成長温度４１６は、第１の副層１１２を形成するために使用される成長期間４２０にわたって一定であり、ＩｎＧａＮ組成は、また、第１の組の成長条件を利用する第１の副層１１２の成長にわたって一定である。
グラフ４００の領域４２２は、異なる第２の組の成長条件を利用して第２の副層１１８を成長させるための成長期間を示す。この非限定の例に示されるように、基板成長温度４１６は、線４２４で表された時間に第１の副層１１２の厚さが最初の臨界厚さ（ＤC1）に達した後で、選ばれた上昇率で高くなる。しかし、基板成長温度が高くなるときに、ＩｎＧａＮ層１１６中のインジウム濃度は、線４１８で示されるように、少なくとも実質的に一定のままであることがある。基板温度が高くなるときに、第２の副層１１８の成長は、長くとも、線４２６で表される時間にＩｎＧａＮ層厚さ（Ｄ0）が第２の臨界厚さ（ＤC2）に達するまで継続し、この時点で成長が終わることがある。
第１の組の成長条件中の基板成長温度は、例えば、約７５０から約８５０℃の成長温度を含むことがある。第２の組の成長条件中の基板成長温度は、例えば、約８００から約９００℃の反応炉成長温度を含むことがある。第２の組の成長条件中の反応炉成長温度の上昇率は、例えば、１分当たり毎分約０．５から約１０℃の上昇率を含むことがある。
本発明のいくつかの実施形態では、ＩＩＩ−Ｖ半導体層１１６（例えば、ＩｎＧａＮ層）は、最初の第１の副層、次の第２の副層、および第２の副層の上に成長された１つまたは複数の追加の副層を含んで成長されることがある。１つまたは複数の追加の副層は、ＩＩＩ−Ｖ半導体層１１６（例えば、ＩｎＧａＮ層）の組成がＩＩＩ−Ｖ半導体層１１６にわたって少なくとも実質的に一定でかつＩＩＩ−Ｖ半導体層が実質的に歪み緩和が無いように選ばれた１つまたは複数の追加の成長条件を利用して、成長されることがある。
より一般的には、ＩＩＩ−Ｖ半導体層を成長させる本発明の実施形態は、複数の異なる組の成長条件を利用して、互いに重なり合った複数の副層を成長させることを含むことがあり、ＩＩＩ−Ｖ半導体層の平均全厚さは、これらの複数の副層の厚さの和に等しいことがある。
より詳細には、図２Ａは半導体構造２００を示し、この半導体構造２００は、図１Ｃの半導体構造１２０と追加の副層を含んでいる。追加の副層は、最後から２番目の副層２０２を含むことがある。
最後から２番目の副層２０２の厚さ（ＤPS）は、ＩＩＩ−Ｖ半導体層の平均全厚さ（Ｄ0）が隣接する下の副層（例えば、副層１１８および／または副層１１２）の臨界厚さよりも厚くなるようなものであることがある。この非限定の例では、隣接する下の副層は第２の副層１１８を含み、最後から２番目の副層の厚さ（ＤPS）は、第２の副層の臨界厚さ（ＤC2）よりも厚いＩＩＩ−Ｖ半導体層１１６の平均全厚さ（Ｄ0）をもたらす。その上、最後から２番目の副層２０２の厚さ（ＤPS）は、ＩＩＩ−Ｖ半導体層の平均全厚さ（Ｄ0）が最後から２番目の副層の臨界厚さ（ＤCPS）以下になるようなものであることがある。
図２Ｂは半導体構造２１０を示し、半導体構造２１０は、図２Ａの半導体構造２００と、最後から２番目の副層２０２の上に成長された最終副層２１２とを含んでいる。
最終副層２１２の厚さ（ＤUS）は、ＩＩＩ−Ｖ半導体層の平均全厚さ（Ｄ0）が、隣接する下の最後から２番目の副層２０２の臨界厚さよりも厚くなるようなもの（すなわち、Ｄ0＞ＤCPSであるようなもの）であることがある。その上、最終副層２０２の厚さ（ＤUS）は、ＩＩＩ−Ｖ半導体層１１６の平均全厚さ（Ｄ0）が最終副層の臨界厚さ（ＤCUS）以下になるようなものであることがある。
図２Ａおよび２Ｂの非限定の例は、４つの副層を含むＩＩＩ−Ｖ半導体層１１６を示している。しかし、ＩＩＩ−Ｖ半導体層１１６は、例えば最後から２番目の副層２０２および最終副層２１２を含めて複数の副層を含むことができることは認識されたい。
その上、これらの複数の副層の成長では、ＩＩＩ−Ｖ半導体層（例えば、ＩｎＧａＮ）中のＩＩＩ族元素の濃度がＩＩＩ−Ｖ半導体層の厚さにわたって実質的に一定であるように、成長される副層の成長表面へのＩＩＩ族元素（例えば、インジウム）の組込み率が、隣接する下の副層の成長表面にそのＩＩＩ族元素が組み込まれた率に実質的に等しくなるように、複数の異なる組の成長条件が利用されることがある。
ＩＩＩ−Ｖ半導体層の組成が実質的に一定であるように、成長される副層の成長表面へのＩＩＩ族元素（例えば、インジウム）の組込み率が、隣接する下の副層の成長表面にそのＩＩＩ族元素が前に組み込まれた率に実質的に等しくなるように複数の異なる組の成長条件を選ぶ方法は、本明細書で既に説明され、本明細書で述べられたように成長表面へのＩＩＩ族元素の流入束を減らすことおよび成長表面からのＩＩＩ族元素の脱離束を増やすことのうちの少なくとも１つを含むことができる。
ＩＩＩ−Ｖ半導体層の全厚さを通して一様な組成を実質的に維持しながらＩＩＩ−Ｖ半導体層の厚さをさらに厚くするために、ＩＩＩ−Ｖ半導体層の追加の副層が成長されることがある。その上、本発明の実施形態を利用して追加の副層を成長させることによって、少なくともいくつかの以前から知られた方法と比較して歪み緩和および関連した欠陥の無いより厚いＩＩＩ−Ｖ半導体層（例えば、ＩｎＧａＮ層）を形成することが可能になることがある。
ここで、非限定の例が、本発明の実施形態をさらに例示するために説明される。理解されるべきことであるが、次の例では、パラメータ（例えば、材料、構造、その他）は、ただ例示の目的のためだけのものであり、本発明の実施形態を限定しない。
本発明の方法および構造の実施形態は、例えば窒化インジウムガリウム層を含めてＩＩＩ−Ｖ半導体層をエピタキシャル成長させるために使用可能である。これらの方法および構造は、インジウム濃度が実質的に一様で歪み緩和およびこれに関連した欠陥の無いＩＩＩ−Ｖ半導体層の成長を可能にする。
図５Ａおよび５Ｂは、本発明の方法と異なる以前から知られた方法によって成長された窒化インジウムガリウム層を示している。図５Ａは、ＩｎＧａＮ層の成長表面５００の原子間力顕微鏡走査（ＡＦＭ）を示す。この例では、ＩｎＧａＮ層は、本発明の実施形態を利用して成長されたのではなく、ＩｎＧａＮ層が成長される全時間の間ただ一組の成長条件が一定に保たれることを使用して成長された。図５ＡのＡＦＭ像から明らかなように、ただ一組の成長条件を使用して生成されたＩｎＧａＮ成長表面５００は、複数の表面ピット５０２を含む比較的粗い表面を含んでいる。本明細書で説明されたように、粗い表面は、そのようなＩｎＧａＮ層を使用してデバイスを形成するのに妨げになることがある。
その上、図５Ｂは、ラザフォード後方散乱分光（ＲＢＳ）によってもたらされたデータを示し、このデータは、ＩｎＧａＮ層の組成を示している。図５Ｂで明らかなように、ピーク５０４は、ＩｎＧａＮ層の組成を表し、この層の組成が点５０６から点５０８に変化していることが明らかであり、この変化はこの層中のインジウム濃度の増加を示し、このインジウム濃度の増加は、歪み緩和と、そのような歪み緩和に関連したインジウム組込みのその後の増加とによっている可能性がある。
対照的に、図５Ｃおよび５Ｄは、本発明の実施形態を使用して成長された窒化インジウムガリウム層を示している。簡単に言うと、この構造は、図１Ａ〜１Ｃに関連して以下で説明されるように形成されることがある。基板１０６は、サファイアを含むことがあり、半導体層１０４は、ＭＯＣＶＤ法を利用して成長されたＧａＮを含むことがある。最初の第１のＩｎＧａＮ副層１１２は、インジウム前駆物質トリメチルインジウム（ＴＭＩ）をインジウム源として利用して約７００から約８００トルの反応炉圧力、約７５０から約８５０℃の温度で、ＭＯＣＶＤを使用して成長されることがある。最初のＩｎＧａＮ副層成長中に、ＴＭＩ流量は、ＴＭＩバブラの温度が約２０℃で毎分約７０から約９０ｃｃであることがある。
次の第２のＩｎＧａＮ副層１１８は、また、インジウム前駆物質ＴＭＩをインジウムの供給源として利用して約７００から約８００トルの反応炉圧力、約７５０から約８５０℃の温度で、ＭＯＣＶＤを使用して成長されることがある。次の第２のＩｎＧａＮ副層成長中に、ＴＭＩ流量は、ＴＭＩバブラの温度が約２０℃で、毎分約５０から約７０ｃｃに減らされることがある。ＴＭＩ流量の減少率は、毎分約０．５から約１ｃｃであることがある。そのような成長法を利用して、生成されるＩｎＧａＮ層１１６は、インジウム濃度がおよそ５％よりも大きく厚さがおよそ２００ｎｍを超えることがある。いくつかの実施形態では、生成されたＩｎＧａＮ層は、インジウム組成がおよそ８％よりも大きく厚さがおよそ１５０ｎｍを超えることがある。
図５ＣのＡＦＭ像を参照して、本発明の実施形態を利用して成長されたＩｎＧａＮ層のＩｎＧａＮ成長表面５１０が、図５Ａおよび５ＢのＩｎＧａＮ層に比べて、より滑らかでかつ比較的表面ピットが無いことが明らかである。その上、図５Ｄは、本発明の実施形態を利用して成長されたＩｎＧａＮ層からＲＢＳで生じたデータを示している。図５Ｄで明らかなように、ピーク５１２は、ＩｎＧａＮ層の組成を表し、この層の組成が点５１４から点５１６まで実質的に変化していないことが明らかであり、このことは一様なインジウム濃度を示している。したがって、本発明の実施形態を利用して生成されたＩｎＧａＮ層は、少なくともいくつかの以前から知られた方法で形成されたＩｎＧａＮ層に比べて、デバイス形成に比較的いっそう適している可能性がある。
追加の非限定の実施形態例が以下で説明される。
＜実施形態１＞
ＩＩＩ−Ｖ半導体層を含む半導体構造を形成する方法であり、本方法は、
第１の組の成長条件を使用して第１のＩＩＩ−Ｖ半導体副層を成長させるステップ、および
第１の組の成長条件と異なる第２の組の成長条件を使用して第１のＩＩＩ−Ｖ半導体副層の上に少なくとも第２のＩＩＩ−Ｖ半導体副層を成長させるステップ
を含むＩＩＩ−Ｖ半導体層を成長させるステップであって、第１のＩＩＩ−Ｖ半導体副層と前記少なくとも第２のＩＩＩ−Ｖ半導体副層は、ＩＩＩ−Ｖ半導体層を形成するステップと、
第１のＩＩＩ−Ｖ半導体層の臨界厚さよりも厚くかつ第２のＩＩＩ−Ｖ半導体副層の臨界厚さよりも薄い平均全厚さを持つようにＩＩＩ−Ｖ半導体層を形成するステップと、
ＩＩＩ−Ｖ半導体層の組成がＩＩＩ−Ｖ半導体層の平均全厚さにわたって少なくとも実質的に一定であるように、第１のＩＩＩ−Ｖ半導体副層の成長表面へのＩＩＩ族元素の正味組込み率が、前記少なくとも第２のＩＩＩ−Ｖ半導体副層の成長表面へのそのＩＩＩ族元素の正味組込み率に少なくとも実質的に等しくなるように、第１の組の成長条件および第２の組の成長条件を選ぶステップと
を含む。
＜実施形態２＞
実施形態１の方法であって、第１の組の成長条件および第２の組の成長条件を選ぶステップが、第１のＩＩＩ−Ｖ半導体層の成長表面へのＩＩＩ族元素の流入束に比べて前記少なくとも第２のＩＩＩ−Ｖ半導体層の成長表面へのＩＩＩ族元素の流入束を減らすステップをさらに含む方法。
＜実施形態３＞
実施形態２の方法であって、第１のＩＩＩ−Ｖ半導体層の成長表面へのＩＩＩ族元素の流入束に比べて、前記少なくとも第２のＩＩＩ−Ｖ半導体層の成長表面へのＩＩＩ族元素の流入束を減らすステップが、ＩＩＩ族前駆物質の分圧を下げるステップ、反応炉圧力を下げるステップ、前駆物質流量を減らすステップ、前記ＩＩＩ族前駆物質のアルキルに対する比を減らすステップ、Ｖ族前駆物質流量を増やすステップ、および不活性ガス流量を増やすステップのうちの少なくとも１つをさらに含む方法。
＜実施形態４＞
実施形態１から３のいずれか１つの方法であって、第１の組の成長条件および第２の組の成長条件を選ぶステップが、第１のＩＩＩ−Ｖ半導体層の成長表面からのＩＩＩ族元素の脱離束に比べて、前記少なくとも第２のＩＩＩ−Ｖ半導体層の成長表面からのＩＩＩ族元素の脱離束を増やすステップをさらに含む方法。
＜実施形態５＞
実施形態４の方法であって、第１のＩＩＩ−Ｖ半導体層の成長表面からのＩＩＩ族元素の脱離束に比べて、前記少なくとも第２のＩＩＩ−Ｖ半導体層の成長表面からのＩＩＩ族元素の脱離束を増やすステップが、基板成長温度を上げるステップ、反応炉成長圧力を下げるステップ、拡散境界層厚さを減らすステップ、および基板回転速度を上げるステップのうちの少なくとも１つをさらに含む方法。
＜実施形態６＞
実施形態１から５のいずれか１つの方法であって、ＩＩＩ−Ｖ半導体層は実質的に歪み緩和が無いように、第１の組の成長条件および第２の組の成長条件を選ぶステップをさらに含む方法。
＜実施形態７＞
実施形態１から６のいずれか１つの方法であって、窒化インジウムガリウム（ＩｎＧａＮ）の層を含むようにＩＩＩ−Ｖ半導体層を選ぶステップをさらに含む方法。
＜実施形態８＞
実施形態１から７のいずれか１つの方法であって、インジウムを含むようにＩＩＩ族元素を選ぶステップをさらに含む方法。
＜実施形態９＞
窒化インジウムガリウム（ＩｎＧａＮ）層を成長させる方法であって、
第１のＩｎＧａＮ副層を、第１の組の成長条件を利用して第１のＩｎＧａＮ副層の臨界厚さ以下の第１の厚さに成長させるステップと、
第２のＩｎＧａＮ副層を、異なる第２の組の成長条件を利用して、ＩｎＧａＮ層の平均厚さが第１のＩｎＧａＮ副層の臨界厚さよりも厚くかつ第２のＩｎＧａＮ副層の臨界厚さ以下であるように成長させるステップと、
ＩｎＧａＮ層中のインジウム濃度がＩｎＧａＮ層の平均厚さにわたって少なくとも実質的に一定であるように、第１の組の成長条件におけるインジウム前駆物質の流量に比べてインジウム前駆物質の減少した流量および第１の組の成長条件における反応炉成長温度に比べて高くなった反応炉成長温度のうちの少なくとも１つを含むように、異なる第２の組の成長条件を選ぶステップと
を含む方法。
＜実施形態１０＞
実施形態９の方法であって、ＩｎＧａＮ層は少なくとも実質的に歪み緩和が無いように、異なる第２の組の成長条件を選ぶステップをさらに含む方法。
＜実施形態１１＞
実施形態９または実施形態１０の方法であって、
少なくとも１つの追加の組の成長条件を利用して、第２のＩｎＧａＮ副層上に少なくとも１つの追加のＩｎＧａＮ副層を成長させるステップと、
ＩｎＧａＮ層中のインジウム濃度がＩｎＧａＮ層の平均厚さにわたって実質的に一定であり、かつＩｎＧａＮ層は実質的に歪み緩和が無いように、少なくとも１つの追加の組の成長条件を選ぶステップと
をさらに含む方法。
＜実施形態１２＞
実施形態９から１１のいずれか１つの方法であって、異なる第２の組の成長条件を選ぶステップが、第２のＩｎＧａＮ副層を成長させながらインジウム前駆物質の流量を毎分おおよそ５ｓｃｃｍ以下だけ減らすステップをさらに含む方法。
＜実施形態１３＞
実施形態９から１２のいずれか１つの方法であって、異なる第２の組の成長条件を選ぶステップが、第２のＩｎＧａＮ副層を成長させながら反応炉成長温度を毎分およそ１０℃以下の率で上げることをさらに含む方法。
＜実施形態１４＞
窒化インジウムガリウム（ＩｎＧａＮ）層であって、第１のＩｎＧａＮ副層と、第１のＩｎＧａＮ副層の上に配置された少なくとも第２のＩｎＧａＮ副層とを含み、ＩｎＧａＮ層の全厚さが、第１のＩｎＧａＮ副層の厚さと前記少なくとも第２のＩｎＧａＮ副層の厚さの和に等しく、ＩｎＧａＮ層の全厚さが、第１のＩｎＧａＮ副層の臨界厚さよりも厚くかつ前記少なくとも第２のＩｎＧａＮ副層の臨界厚さよりも薄い、ＩｎＧａＮ層。
＜実施形態１５＞
実施形態１４のＩｎＧａＮ層であって、第１のＩｎＧａＮ副層中のインジウム濃度が、前記少なくとも第２のＩｎＧａＮ副層中のインジウム濃度に少なくとも実質的に等しいＩｎＧａＮ層。
＜実施形態１６＞
実施形態１４または実施形態１５のＩｎＧａＮ層であって、ＩｎＧａＮ層中のインジウム濃度が、ＩｎＧａＮ層の全厚さにわたって少なくとも実質的に一定である、ＩｎＧａＮ層。
＜実施形態１７＞
実施形態１４から１６のいずれか１つのＩｎＧａＮ層であって、ＩｎＧａＮ層は少なくとも実質的に歪み緩和が無い、ＩｎＧａＮ層。
＜実施形態１８＞
実施形態１４から１７のいずれか１つのＩｎＧａＮ層であって、ＩｎＧａＮ層は、インジウム濃度が少なくとも約５％であり、全厚さが少なくとも約２００ｎｍである、ＩｎＧａＮ層。
＜実施形態１９＞
実施形態１４から１７のいずれか１つのＩｎＧａＮ層であって、ＩｎＧａＮ層は、インジウム濃度が少なくとも約８％であり、全厚さが少なくとも約１５０ｎｍである、ＩｎＧａＮ層。
＜実施形態２０＞
窒化インジウムガリウム（ＩｎＧａＮ）層であって、第１のＩｎＧａＮ副層の臨界厚さ以下の厚さを有する第１のＩｎＧａＮ副層と、
第１のＩｎＧａＮ副層上に配置された第２のＩｎＧａＮ副層と
を含み、
ＩｎＧａＮ層の厚さが第１のＩｎＧａＮ副層の臨界厚さよりも厚く、かつ第２のＩｎＧａＮ副層の厚さが第２のＩｎＧａＮ副層の臨界厚さ以下であり、さらに
第１のＩｎＧａＮ副層中のインジウム濃度が、第２のＩｎＧａＮ副層中のインジウムの濃度に少なくとも実質的に等しい、ＩｎＧａＮ層。
上で説明された本発明の実施形態は本発明の範囲を限定しない。というのは、これらの実施形態は、ただ単に本発明の実施形態の例に過ぎず、本発明は、添付の特許請求の範囲およびそれの法律的同等物によって定義される。どんな同等な実施形態も、この発明の範囲内にある意図である。実際に、本明細書で示され説明された実施形態のほかに、説明された要素の有用な代替的組合せなどの本発明の様々な実施形態が、この説明から当業者には明らかになるであろう。そのような修正物は、また、添付の特許請求の範囲に含まれる意図である。

Claims (13)

  1. ＩＩＩ−Ｖ族半導体層を含む半導体構造を形成する方法であって、
    ＩＩＩ−Ｖ族半導体層を成長させるステップであって、
    第１の組の成長条件を使用して第１のＩＩＩ−Ｖ族半導体副層を成長させ
    るステップと、
    前記第１の組の成長条件と異なる第２の組の成長条件を使用して前記第１
    のＩＩＩ−Ｖ族半導体副層の上に少なくとも第２のＩＩＩ−Ｖ族半導体副層を成長させる
    ステップとを含み、前記第１のＩＩＩ−Ｖ族半導体副層および前記少なくとも第２のＩＩ
    Ｉ−Ｖ族半導体副層は、前記ＩＩＩ−Ｖ族半導体層を形成する、該成長させるステップと
    、
    前記第１のＩＩＩ−Ｖ族半導体副層からなる前記ＩＩＩ−Ｖ族半導体層の臨界厚さより
    も厚くかつ前記第１のＩＩＩ−Ｖ族半導体副層と前記第２のＩＩＩ−Ｖ族半導体副層とか
    らなる前記ＩＩＩ−Ｖ族半導体層の臨界厚さよりも薄い平均全厚さを持つように前記ＩＩ
    Ｉ−Ｖ族半導体層を形成するステップであって、前記ＩＩＩ−Ｖ族半導体層の前記平均全
    厚さは、前記ＩＩＩ−Ｖ族半導体層が初期段階で成長する基材の接触表面から測定された
    長さを表す、該形成するステップと、
    前記ＩＩＩ−Ｖ族半導体層の組成が前記ＩＩＩ−Ｖ族半導体層の平均全厚さにわたって
    一定であるように、ＩＩＩ族元素が前記第１のＩＩＩ−Ｖ族半導体副層の成長表面へ組み
    込まれることを表わす正味組込み率が、前記ＩＩＩ族元素が前記少なくとも第２のＩＩＩ
    −Ｖ族半導体副層の成長表面へ組み込まれることを表わす正味組込み率に等しくなるよう
    に、前記第１の組の成長条件および前記第２の組の成長条件を選ぶステップと
    を備えたことを特徴とする方法。
  2. 前記第１の組の成長条件および前記第２の組の成長条件を選ぶ前記ステップは、前記第
    １のＩＩＩ−Ｖ族半導体副層の成長表面へ前記ＩＩＩ族元素が組み込まれるときの前記正
    味組込み率が依存する要素としての流入束に比べて、前記少なくとも第２のＩＩＩ−Ｖ族
    半導体副層の成長表面へ前記ＩＩＩ族元素が組み込まれるときの前記正味組込み率が依存
    する要素としての流入束を減らすステップをさらに含むことを特徴とする請求項１に記載
    の方法。
  3. 前記第１のＩＩＩ−Ｖ族半導体副層の成長表面へ前記ＩＩＩ族元素が組み込まれるとき
    の前記正味組込み率が依存する要素としての流入束に比べて、前記少なくとも第２のＩＩ
    Ｉ−Ｖ族半導体副層の成長表面へ前記ＩＩＩ族元素が組み込まれるときの前記正味組込み
    率が依存する要素としての流入束を減らす前記ステップは、ＩＩＩ族前駆物質の分圧を下
    げるステップ、反応炉圧力を下げるステップ、前駆物質流量を減らすステップ、前記ＩＩ
    Ｉ族前駆物質のアルキルに対する比を減らすステップ、Ｖ族前駆物質流量を増やすステッ
    プ、および不活性ガス流量を増やすステップのうちの少なくとも１つをさらに含むことを
    特徴とする請求項２に記載の方法。
  4. 前記第１の組の成長条件および前記第２の組の成長条件を選ぶ前記ステップは、前記第
    １のＩＩＩ−Ｖ族半導体副層の成長表面へ前記ＩＩＩ族元素が組み込まれるときの前記正
    味組込み率が依存する要素としての脱離束に比べて、前記少なくとも第２のＩＩＩ−Ｖ族
    半導体副層の成長表面へ前記ＩＩＩ族元素が組み込まれるときの前記正味組込み率が依存
    する要素としての脱離束を増やすステップをさらに含むことを特徴とする請求項１に記載
    の方法。
  5. 前記第１のＩＩＩ−Ｖ族半導体副層の成長表面へ前記ＩＩＩ族元素が組み込まれるとき
    の前記正味組込み率が依存する要素としての脱離束に比べて、前記少なくとも第２のＩＩ
    Ｉ−Ｖ族半導体副層の成長表面へ前記ＩＩＩ族元素が組み込まれるときの前記正味組込み
    率が依存する要素としての脱離束を増やす前記ステップは、基板成長温度を上げるステッ
    プ、反応炉成長圧力を下げるステップ、拡散境界層厚さを減らすステップ、および基板回
    転速度を上げるステップのうちの少なくとも１つをさらに含むことを特徴とする請求項４
    に記載の方法。
  6. 前記ＩＩＩ−Ｖ族半導体層は歪み緩和が無いように、前記第１の組の成長条件および前
    記第２の組の成長条件を選ぶステップをさらに含むことを特徴とする請求項１に記載の方
    法。
  7. 窒化インジウムガリウム（ＩｎＧａＮ）層を含むように前記ＩＩＩ−Ｖ族半導体層を選
    ぶステップをさらに含むことを特徴とする請求項１に記載の方法。
  8. インジウムを含むように前記ＩＩＩ族元素を選ぶステップをさらに含むことを特徴とす
    る請求項１に記載の方法。
  9. 窒化インジウムガリウム（ＩｎＧａＮ）層を成長させる方法であって、
    第１のＩｎＧａＮ副層を、第１の組の成長条件を利用して前記第１のＩｎＧａＮ副層の
    臨界厚さ以下の第１の厚さに成長させるステップと、
    前記第１のＩｎＧａＮ副層上に、第２のＩｎＧａＮ副層を、異なる第２の組の成長条件
    を利用して、前記窒化インジウムガリウム（ＩｎＧａＮ）層の平均全厚さが前記第１のＩ
    ｎＧａＮ副層からなる前記窒化インジウムガリウム（ＩｎＧａＮ）層の臨界厚さよりも厚
    くかつ前記第１のＩｎＧａＮ副層と前記第２のＩｎＧａＮ副層とからなる前記窒化インジ
    ウムガリウム（ＩｎＧａＮ）層の臨界厚さ以下であるように成長させるステップであって
    、前記窒化インジウムガリウム（ＩｎＧａＮ）層の前記平均全厚さは、前記窒化インジウ
    ムガリウム（ＩｎＧａＮ）層が初期段階で成長する基材の接触表面から測定された長さを
    表す、該成長させるステップと、
    前記窒化インジウムガリウム（ＩｎＧａＮ）層中のインジウム濃度が前記窒化インジウ
    ムガリウム（ＩｎＧａＮ）層の前記平均全厚さにわたって一定であるように、前記第１の
    組の成長条件におけるインジウム前駆物質の流量に比べて前記インジウム前駆物質の減少
    した流量および前記第１の組の成長条件における反応炉成長温度に比べて高くなった反応
    炉成長温度のうちの少なくとも１つを含むように、前記異なる第２の組の成長条件を選ぶ
    ステップと
    を備えたことを特徴とする方法。
  10. 前記窒化インジウムガリウム（ＩｎＧａＮ）層は歪み緩和が無いように、前記異なる第
    ２の組の成長条件を選ぶステップをさらに含むことを特徴とする請求項９に記載の方法。
  11. 少なくとも１つの追加の組の成長条件を利用して、前記第２のＩｎＧａＮ副層上に少な
    くとも１つの追加のＩｎＧａＮ副層を成長させるステップと、
    前記窒化インジウムガリウム（ＩｎＧａＮ）層中のインジウム濃度が前記窒化インジウ
    ムガリウム（ＩｎＧａＮ）層の前記平均全厚さにわたって一定であり、かつ前記窒化イン
    ジウムガリウム（ＩｎＧａＮ）層は歪み緩和が無いように、前記少なくとも１つの追加の
    組の成長条件を選ぶステップと
    をさらに含むことを特徴とする請求項９に記載の方法。
  12. 前記異なる第２の組の成長条件を選ぶ前記ステップは、前記第２のＩｎＧａＮ副層を成
    長させながらインジウム前駆物質の流量を毎分５ｓｃｃｍ以下だけ減らすステップ
    をさらに含むことを特徴とする請求項９に記載の方法。
  13. 前記異なる第２の組の成長条件を選ぶ前記ステップは、前記第２のＩｎＧａＮ副層を成
    長させながら反応炉成長温度を毎分１０℃以下の率で上げるステップをさらに含む
    ことを特徴とする請求項９に記載の方法。
JP2013502650A 2010-03-29 2011-03-23 Ｉｉｉ−ｖ半導体構造およびｉｉｉ−ｖ半導体構造を形成する方法 Active JP6074359B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US31869310P 2010-03-29 2010-03-29
US61/318,693 2010-03-29
PCT/US2011/029589 WO2011123303A1 (en) 2010-03-29 2011-03-23 Iii-v semiconductor structures and methods for forming the same

Publications (2)

Publication Number Publication Date
JP2013524513A JP2013524513A (ja) 2013-06-17
JP6074359B2 true JP6074359B2 (ja) 2017-02-01

Family

ID=43877231

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013502650A Active JP6074359B2 (ja) 2010-03-29 2011-03-23 Ｉｉｉ−ｖ半導体構造およびｉｉｉ−ｖ半導体構造を形成する方法

Country Status (8)

Country Link
US (2) US8377802B2 (ja)
EP (1) EP2553716B1 (ja)
JP (1) JP6074359B2 (ja)
KR (2) KR101892610B1 (ja)
CN (1) CN102822944B (ja)
SG (1) SG182781A1 (ja)
TW (1) TWI442455B (ja)
WO (1) WO2011123303A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI442455B (zh) 2010-03-29 2014-06-21 Soitec Silicon On Insulator Iii-v族半導體結構及其形成方法
WO2012064748A1 (en) * 2010-11-08 2012-05-18 Georgia Tech Research Corporation Systems and methods for growing a non-phase separated group-iii nitride semiconductor alloy
US9023721B2 (en) 2010-11-23 2015-05-05 Soitec Methods of forming bulk III-nitride materials on metal-nitride growth template layers, and structures formed by such methods
FR2968830B1 (fr) 2010-12-08 2014-03-21 Soitec Silicon On Insulator Couches matricielles ameliorees pour le depot heteroepitaxial de materiaux semiconducteurs de nitrure iii en utilisant des procedes hvpe
FR2968678B1 (fr) 2010-12-08 2015-11-20 Soitec Silicon On Insulator Procédés pour former des matériaux a base de nitrure du groupe iii et structures formées par ces procédés
US9076927B2 (en) * 2012-01-13 2015-07-07 The Regents Of The University Of California (In,Ga,Al)N optoelectronic devices grown on relaxed (In,Ga,Al)N-on-GaN base layers
KR20150007350A (ko) * 2012-06-15 2015-01-20 오를리콘 어드벤스드 테크놀로지스 아크티엔게젤샤프트 Iii족 질화물 반도체 필름을 증착하는 방법
WO2015198117A1 (en) 2014-06-26 2015-12-30 Soitec Semiconductor structures including bonding layers, multijunction photovoltaic cells and related methods
CN109841500B (zh) * 2018-12-19 2021-02-26 华南师范大学 一种InGaN外延层及其制造方法
US11521852B2 (en) 2018-12-19 2022-12-06 South China Normal University Ingan epitaxy layer and preparation method thereof
FR3091622B1 (fr) * 2019-01-09 2021-09-17 Soitec Silicon On Insulator Structure semi-conductrice optoélectronique comprenant une couche d’injection de type p à base d’InGaN

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6440823B1 (en) * 1994-01-27 2002-08-27 Advanced Technology Materials, Inc. Low defect density (Ga, Al, In)N and HVPE process for making same
US6958093B2 (en) * 1994-01-27 2005-10-25 Cree, Inc. Free-standing (Al, Ga, In)N and parting method for forming same
JP3869641B2 (ja) * 2000-01-31 2007-01-17 富士通株式会社 半導体装置及び半導体レーザ装置
JP3692407B2 (ja) * 2003-08-28 2005-09-07 国立大学法人 東京大学 半導体量子ドット素子の製造方法
EP1782457A2 (en) * 2004-08-31 2007-05-09 HONDA MOTOR CO., Ltd. Growth of nitride semiconductor crystals
JP2006080278A (ja) * 2004-09-09 2006-03-23 Toshiba Ceramics Co Ltd 歪みシリコンウエハおよびその製造方法
FR2895419B1 (fr) * 2005-12-27 2008-02-22 Commissariat Energie Atomique Procede de realisation simplifiee d'une structure epitaxiee
US7951693B2 (en) * 2006-12-22 2011-05-31 Philips Lumileds Lighting Company, Llc III-nitride light emitting devices grown on templates to reduce strain
US7534638B2 (en) * 2006-12-22 2009-05-19 Philips Lumiled Lighting Co., Llc III-nitride light emitting devices grown on templates to reduce strain
JP5730484B2 (ja) * 2007-01-26 2015-06-10 クリスタル アイエス インコーポレイテッド 厚みのある擬似格子整合型の窒化物エピタキシャル層
JP4539752B2 (ja) * 2008-04-09 2010-09-08 住友電気工業株式会社 量子井戸構造の形成方法および半導体発光素子の製造方法
TWI442455B (zh) 2010-03-29 2014-06-21 Soitec Silicon On Insulator Iii-v族半導體結構及其形成方法

Also Published As

Publication number Publication date
JP2013524513A (ja) 2013-06-17
TW201137945A (en) 2011-11-01
US20130126896A1 (en) 2013-05-23
EP2553716B1 (en) 2018-10-17
US20110284863A1 (en) 2011-11-24
TWI442455B (zh) 2014-06-21
KR101892610B1 (ko) 2018-08-28
SG182781A1 (en) 2012-09-27
CN102822944A (zh) 2012-12-12
US8377802B2 (en) 2013-02-19
WO2011123303A1 (en) 2011-10-06
EP2553716A1 (en) 2013-02-06
CN102822944B (zh) 2016-01-06
KR20130064725A (ko) 2013-06-18
US9012919B2 (en) 2015-04-21
KR20180050437A (ko) 2018-05-14

Similar Documents

Publication Publication Date Title
JP6074359B2 (ja) Ｉｉｉ−ｖ半導体構造およびｉｉｉ−ｖ半導体構造を形成する方法
US8803189B2 (en) III-V compound semiconductor epitaxy using lateral overgrowth
US9276070B2 (en) Semiconductor structures including stacks of indium gallium nitride layers
TWI521733B (zh) 用以產生含鎵三族氮化物半導體之方法
JP6016375B2 (ja) Ｉｉｉ／ｖ族半導体材料を形成する方法及びそのような方法を用いて形成された半導体構造体
US9899564B2 (en) Group III nitride semiconductor and method for producing same
US9705031B2 (en) Semiconductor material
JP2007335484A (ja) 窒化物半導体ウェハ
JP5961633B2 (ja) ピット欠陥が軽減されたｉｉｉ−ｖ族半導体構造体およびその形成方法
US20130214282A1 (en) Iii-n on silicon using nano structured interface layer
US9525101B2 (en) Optoelectronic device
US20220090294A1 (en) Method for growing a semi-polar gallium nitride epitaxial layer using aluminum nitride / gallium nitride superlattices
JP2023092803A (ja) 結晶成長用基板、窒化ガリウム基板、半導体基板、および窒化ガリウム基板の製造方法
JP2004063762A (ja) シリコン基板上に結晶性の優れた窒化物半導体層を形成する方法および窒化物半導体発光素子
US20110089537A1 (en) Growing process for group iii nitride elements

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150406

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160316

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161129

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20161207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161227

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170106

R150 Certificate of patent or registration of utility model

Ref document number: 6074359

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250